模块是 Verilog 的基本描述单位，描述某个设计的功能或结构及其与其他模块
通信的外部端口。一个模块的基本语法如下：
- module module_name//模块名称
- (port_list);//输入输出信号列表
- //说明
- reg //寄存器
- wire//线网
- parameter//参数
- input//输入信号
- output//输出信号
- inout//输入输出信号
- function//函数
- task//任务
- . . .//语句
- Initial statement
- Always statement
- Module instantiation//
- Gate instantiation//
- UDP instantiation//
- Continuous assignment//
- endmodule
说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数、语句定义设计的功能和结构。说明部分和语句可以放置在模块中的任何地方，但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。
图 2-6 所示的是一个半加器。
图 2-6 半加器
这个半加器用 Verilog HDL 实现，代码如下：
- module HalfAdder(A,B,Sum,Carry) ;
- input A,B;
- output Sum, Carry;
- assign #2 Sum = A ^ B;
- assign #5 Carry = A & B;
- endmodule
模块的名字是 HalfAdder。模块有 4 个端口：两个输入端口 A 和 B，两个输出端口 Sum 和Carry。由于没有定义端口的位数，所有端口大小都为 1 位；同时由于没有各端口的数据类型说明，这 4 个端口都是线网数据类型。模块包含两条描述半加器数据流行为的连续赋值语句。从这种意义上讲，这些语句在模块中出现的顺序无关紧要，因为这些语句是并发的。每条语句的执行顺序依赖于发生在变量 A 和 B 上的事件。
