1.CS脚，SCL，SDA脚同时有脉冲干扰一般都是来自控制芯片（FPGA/单片机等）。
可以通过加RC滤波或者门驱动电路来降低干扰电平，保证板子的通信正常。
2.测试时序时，看采到的波形应该问题不大，这种波形和正常波形下增益能监测到变化么？你抓的增益变化图，可能增益设置值不同。
1.CS脚，SCL，SDA脚同时有脉冲干扰一般都是来自控制芯片（FPGA/单片机等）。
可以通过加RC滤波或者门驱动电路来降低干扰电平，保证板子的通信正常。
2.测试时序时，看采到的波形应该问题不大，这种波形和正常波形下增益能监测到变化么？你抓的增益变化图，可能增益设置值不同。
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