第一次发帖。这种三维封装堆叠用SIP Layout模块要怎么画呢？求个教程或者手册什么的。

Cadence SiP Layout为SiP设计提供了约束和规则驱动的版图环境。它包括衬底布局和布线、IC、衬底和系统级最终的连接优化、制造准备、整体设计验证和流片。该环境集成了IC/封装/I/O布局性能、三维晶粒堆叠结构生成与编辑性能。另外，完全的联机设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特要求。多层倒装芯片与放射状任意角衬底布线提供了快速的约束驱动互连创建