Xilinx的管脚配置UCF真难写啊，ISE有没有图形化配置界面？

    用惯了Altera的PIN Table配置界面，发现这个Xilinx的ISE不是一般的难用，还要自己手写，真是古老，看了下Vivado，好想还是没有图形化的配置界面，真是不好用，Microsemi的Libero soc那么不好用的IDE还可以通过拖动管脚来配置，这个ISE居然这么落后。

    下载的那个impact界面也不好用，我JTAG初始化出来两个芯片，一个是ACE，一个是Spartan6，工程只生成了一个bit文件，还没法单个芯片下载，好像要同时找到两个芯片的下载文件才行，出来好多选项，简直无比复杂，别的厂很简单的事情非要让人心力憔悴。