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Harvestlamb

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【AC620 FPGA试用体验】数字频率计

本帖最后由 Harvestlamb 于 2017-8-24 00:37 编辑



项目名称：基于FPGA的数字频率计

试用计划：基于fpga的数字频率计，能达到2015年全国大学生电子设计大赛频

率测量测技术指标（100M），并且达到精准测频，误差符合题目要求。





今天正式起笔，感谢朋友的支持让我得到了试用机会，其次感谢小梅哥能提供FPGA学习平台，首先进入硬件展示篇：正面

背面

附送模块


整体合影



  硬件上的优点外围芯片相比较其他类型产品很用心，比如dac芯片，比我的锆石好很多。同时引脚分配图在背面也能加分。
至于缺点，就是layout没那么精致（因人而异，500元级别还可以）
   教学上，我觉得实体教学最好，网络始终不能有那么好的效果，听说小梅哥最近开了实体课。但是现在网络课程中不得不说小梅哥的课程可以说通俗易懂，老少皆宜.






      数字频率计的代码部分.首先我想使用小梅哥板子上的数码管，数码管等视频讲解在购买后都会有的（设计与验证vip版群里有，这个PDF十分适合入门），弄了一下午代码，觉得位数不够，最终索性就不用数码管了，使用了uart发送给STM32.


   我想说说测频的方法，直接测频，周期测频，等精度测频。直接测频便是在自己定的1s闸门时间内，计数待测信号的上升沿个数。（这一测开发板上便是用这一方法。但是把 fre_in写入敏感事件列不是特别好。）
  1. module fre(reset,clk,fre_in,zhiout);
  2.   input clk,reset;
  3.   input fre_in;
  4.   output [26:0]zhiout;
  5.   reg [26:0]i,j,l;
  6.    
  7.                 reg k;
  8.   always @(posedge clk or negedge reset)
  9.   if(!reset)
  10.     begin
  11.     i<=0;
  12.     l<=0;
  13.     k<=0;
  14.    end
  15.   else if(i==49999999)
  16.     begin
  17.     i<=0;
  18.     l<=j;
  19.     k<=1;
  20.      end
  21.   else
  22.     begin
  23.      i=i+1;
  24.      k<=0;
  25.    end
  26. always @(posedge fre_in or negedge reset or posedge k)
  27. if(!reset)
  28.   j<=0;
  29. else if(k==1)
  30.   j<=0;
  31. else
  32.   j<=j+1;
  33. assign zhiout=l;
  34. endmodule



周期测频是在一个被测信号的周期内测系统时钟clk的个数。（这里我把主频clk使用了pll 倍频到了500m，并且最后如果大家采用这种方法，自行处理数据读出的时间，否则数据通过uart发送时会比较乱。）


  1. module fre (
  2.         input clk,
  3.         input inpluse,
  4.    output  reg [26:0] cntout,
  5.         output reg cntok,
  6.         output  [26:0]  fre
  7.         );
  8.    
  9. reg [31:0] cnt;
  10. reg plusebuf;


  13. always @ (posedge clk)
  14.     begin
  15.         plusebuf <=  inpluse;
  16.     end

  18. always @ (posedge clk)
  19.     begin
  20.                 if ((plusebuf == 1'b0)&&(inpluse == 1'b1))
  21.                     begin
  22.                         
  23.                                                                   cntout <= cnt;
  24.                                                                   cnt <= 32'd1;
  25.                                                                   cntok <= 1'b1;
  26.                     end
  27.                 else
  28.                     begin
  29.                          cnt <= cnt + 32'd1;
  30.                                                                  cntok <= 1'b0;
  31.                                         end
  32.          end
  33.          
  34.          assign fre = 500000000/cntout;
  35.          
  36.          
  37. endmodule



等精度测频


这两张PPT便是等精度测频的核心精髓（此PPT源于武汉大学电赛培训）


至于uart发送部分的，先看看RTL视图

  1. module tx_module_start
  2. (
  3.    // input port
  4.         CLK_50M  ,  RST_N , data_tx ,
  5.         // output port
  6.         tx_start_flag , data_tx_div
  7. );

  9. //--------------------------------------------------------------------
  10. //                         外部端口定义
  11. //--------------------------------------------------------------------
  12. input                                     CLK_50M       ;         //  时钟输入
  13. input                                                         RST_N;                                           //复位的端口,低电平复位
  14. input           [26:0]                    data_tx       ;
  15. output                reg                 tx_start_flag ;
  16. output   reg    [7:0 ]                    data_tx_div   ;

  18. //--------------------------------------------------------------------
  19. //                         内部端口定义
  20. //--------------------------------------------------------------------
  21. reg                [20:0]         time_seconds;                                        //秒钟低位计数器
  22. reg                [20:0]         time_seconds_n;                                //time_seconds的下一个状态
  23. parameter SEC_TIME_1mS  = 20'd50_000;

  25. reg      [9:0]    num_cnt  ;                 //定义10位的加法计数器
  26. reg      [9:0]    num_cnt_n;                 //num_cnt的下一个状态
  27. parameter SET_NUM_1000  = 8'd10;
  28. //---------------------------------------------------------------------------
  29. //时序电路,用来给time_seconds寄存器赋值
  30. always @ (posedge CLK_50M or negedge RST_N)
  31. begin
  32.         if(!RST_N)                                                                                        //判断复位
  33.                 time_seconds <= 1'b0;                                                //初始化time_seconds值
  34.         else
  35.                 time_seconds <= time_seconds_n;                        //用来给time_seconds赋值
  36. end

  38. //组合电路，实现1s的定时计数器
  39. always @ (*)
  40. begin
  41.         if(time_seconds == SEC_TIME_1mS)                                //判断1s时间
  42.                 time_seconds_n = 1'b0;                                                //如果到达1s,定时计数器将会被清零
  43.         else                                                
  44.                 time_seconds_n = time_seconds + 1'b1;        
  45. end        

  47. //---------------------------------------------------------------------------
  48. //时序电路,用来给num_cnt寄存器赋值
  49. //时序电路,用来给num_cnt寄存器赋值
  50. always @ (posedge CLK_50M or negedge RST_N)
  51. begin
  52.         if(!RST_N)                                                                                        //判断复位
  53.                 num_cnt <= 1'b0;                                                //初始化time_seconds值
  54.         else
  55.                 num_cnt <= num_cnt_n;                        //用来给time_seconds赋值
  56. end
  57. //组合电路
  58. always @ (*)
  59. begin
  60.         if(time_seconds == SEC_TIME_1mS)                        
  61.                 num_cnt_n = num_cnt + 1'b1;                                                
  62.         else if(num_cnt == SET_NUM_1000)                                                                        
  63.                 num_cnt_n = 1'b0;                           
  64.         else
  65.                 num_cnt_n = num_cnt;                        //否则,定时计数器将会保持不变
  66. end        

  68. //---------------------------------------------------------------------------
  69. //组合电路，用来判断当前数据
  70. always @ (*)
  71. begin
  72.    if(num_cnt <= 4'd3)
  73.         tx_start_flag = 1'b1 ;
  74.         else
  75.         tx_start_flag = 1'b0 ;
  76. end

  78. //---------------------------------------------------------------------------
  79. //设置定时器用来设定当前发送数据
  80. reg       [2:0]     count_send ;
  81. reg       [2:0]     count_send_n ;
  82. always @ (posedge CLK_50M or negedge RST_N)
  83. begin
  84.         if(!RST_N)                                                                                        //判断复位
  85.                 count_send <= 1'b0;                                                
  86.         else
  87.                 count_send <= count_send_n;                        
  88. end
  89. //组合电路
  90. always @ (*)
  91. begin
  92.         if(num_cnt == SET_NUM_1000)                        
  93.                 count_send_n = count_send + 1'b1;                                                                 
  94.         else if (count_send == 3'd7)
  95.            count_send_n = 1'b0;
  96.         else
  97.                 count_send_n = count_send;                             //否则,定时计数器将会保持不变
  98. end        

  100. always @ (*)
  101. begin
  102.    case (count_send)
  103.         3'd0 : data_tx_div = 8'b11001100;//0xcc（stm32校验码，自行设置）
  104.         3'd1 : data_tx_div = {1'b0,1'b0,1'b0,1'b0,1'b0,data_tx[26],data_tx[25],data_tx[24]};
  105.         3'd2 : data_tx_div = {data_tx[23:16]};
  106.         3'd3 : data_tx_div = {data_tx[15:8]};
  107.         3'd4 : data_tx_div = {data_tx[7:0]};
  108.         3'd5 : data_tx_div = 8'b00001101;
  109.         3'd6 : data_tx_div = 8'b00001010;
  110.         endcase
  111. end

  113. endmodule
这个代码可以自行修改，发送10位数据都是可以的。由于篇幅限制，完整的代码我会开源的，压缩包的形式自行下载（stm32部分代码后续有需求的话会上传）。






整体效果展示



展示IMG_4969.JPG 展示IMG_4970.JPG 展示IMG_4972.JPG 展示IMG_4973.JPG





  • 展示IMG_4971.JPG

    fre.zip (2017-8-24 00:36 上传)

    5.02 MB, 阅读权限: 10, 下载次数: 1642

回帖（3）

那些年儿ing

2017-8-30 14:34:29
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yrzc

2017-10-31 22:58:13
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黄裕歌

2018-1-12 17:02:40
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