基于FPGA的FIR滤波器设计

仿真

设计要求：
利用所学知识，采用VHDL语言完成FIR滤波器的设计仿真。要求用VHDL编程设计底层文件，顶层文件可任意（可用原理图方式或文本方式）；完成仿真文件（包括matlab和QUARTUSII两种仿真）并对其结果比较。
具体设计指标如下：
（1）采样频率；
（2）截止频率；
（3）输入序列为10位（最高位为符号位）；
（4）窗口类型为kaiser窗， =0.5 ；
（5）滤波器长度为16 ；
（6）输出结果保留10位。
具体请看下面文件，里面有设计报告及具体的VHDL程序

eetop.cn_基于FPGA的FIR滤波器设计--报告及程序.rar (8.19 MB, 下载次数: 728 )