高级layout工程师面试题目,看看你会几题。

PCB

是拉线工人，还是布线工程师，还是PCB高级工程师，看看你们平时的积累如何。
1，PCB上的阻抗怎么控制？
2，信号线的传输速率是多少？
3，CMOS器件输入管脚在电路中要如何处理？为什么？
4，TTL电路不能直接驱动CMOS电路的原因是什么？
5，较长的时钟信号要走带状线的原因是什么？
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
7，ODT信号有什么作用？layout应如何处理？
8，VTT和VREF是否能共用？为什么？
9，DDR3的最高工作频率是多少？)
10，多片DDR3为什么优先走fly-by拓扑？

rosa · 2014-12-23 11:34:06

1，pcb上的阻抗怎么控制？
SI9000计算一次就全知道，楼上的基本都正确，还需要考虑微带线的表面绿油和是否包地。 6 {( I
2，信号线的传输速率是多少？
公式： Er^0.5*光速。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
接上拉或者下拉电阻，输入高阻，同时需要旁路电容。注意栓锁问题和静电防护。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
TTL跟CMOS定义高低电平不同，其容错能力不同。另外，TTL是固定的高低阈值，CMOS根据VCC的不同，高低阈值不同。
5，较长的时钟信号要走带状线的原因是什么？
主要是EMI，CLK信号是强干扰源。正解是源端预留滤波电路，然后直接过孔走带状线。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
首先拓扑形式：改良性T形走线。中间要T点，两两菊花链，对称
末端匹配靠近两两中间的T点，时钟匹配靠近DDR
两两的STUB等长，公用部分要大于分支，最好能2倍以上。
其实最好走菊花链和FLY-BY，但是和SOC厂商沟通，很多SOC在对DDR的读写的时候不支持FLY-BY模式。

7，ODT信号有什么作用？layout应如何处理？
ODT：1，相当于一个末端匹配  2，给数据线数据传输的时候提供瞬间电流（这里的电流分正负） 3，减少DV、DT的大小，从而达到调整内存颗粒的CL等参数。等长，尽量短。
8，VTT和VREF是否能共用？为什么
不可以。VTT是上拉电源，在DDR读写数据的时候，其瞬间电流的突变严重从而导致VTT上有很大的纹波。       而VREF是电子开关的参考电平，要求相当高，尽量做到1%的误差。所以要远离。并有隔离器件。
9，DDR3的最高工作频率是多少？
3G。这玩意是一直突破的。车载很少超过1033，PAD等很少超过1600，只有那种台式内存条会做到很高。
10，多片DDR3为什么优先走fly-by拓扑？!
这个需要从FLY-BY的拓扑定义上来：FLY-BY首先STUB很短，很多甚至是在焊盘上直接打孔，保证其信号的阻抗、分支长度、外部干扰的一致性；然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长，所有信号的延迟都一致；最后只有FLY-BY的拓扑形式才能挂到8片DDR。

这东西不是单纯的PCB工程师了，很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解，很多也只是一知半解，涉及的东西太多了。
同时请大神指正。