FPGA实现I2C总线的通信接口的基本原理

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本帖最后由 eehome 于 2013-1-5 09:57 编辑

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FPGA实现I2C总线的通信接口的基本原理

介绍采用ALTERA公司的可编程器件，实现I2C总线的通信接口的基本原理；给出
部分VHDL语言描述。该通信接口号专用的接口芯片相比，具有使用灵活，系统配置方便
的特点。
I2C总线是PHILIPS公司开发的一种简单、双向二线制同步串行总线。它只需要两根线
（串行时钟线和串行数据线）即可在连接于总线上的器件之间传送信息。该总线是具备多
主机系统所需要的包括裁决和高低速设备同步等功能的高性能串行总线，应用极为广泛。
目前，虽然市场上有专用I2C总线接口芯片，但是地址可选范围小，性能指标固定，功能
单一，而且使用不方便。针对I2C总线的电气特性及其通信协议，采用ALTERA公司
的FLEX10K系列ISP器件EPF10K10LC84-3，可以方便地实现I2C总线的通信接口，且具有
高速、易调试、可以灵活地实现在线配置等优点，同时大大减少了系统的开发周期。
1 I2C总线的数据传输规范I2C总线主从机之间的一次数据传送称为一帧，由启动信号、地
址码、若干数据字节、应答位以停止信号组成。通信启动时，主机发送一个启动信号
（当SCL线上是高电平时，SDA线产生一个下降沿）、从机的地址码和读写信号及8位读
写数据；通信停止时，主机发送一个停止信号（当SCL线上为高电平时，SDA线上产生一
个上升沿）。在数据传送过程中，当SCL线上为高电平时，必须保证SDA线上的数据稳
定；传送一个字节的数据，必须由接收机发一个应答信号。总线的传输码速率
为100Kb/s（标准）～400Kb/s（高速）。采用+5V电源时，输入电平规定
为VILmax=1.5V，VIHmin=3V;采用宽电源电压时，电闰规定
为VILmax=1.5VDD，VIHmin=3VDD。I2C总线的通信过程如图1所示。2 ISP的逻辑实现
基于上述传输规范，为完成I2C总线的数据发送与接收，ISP芯片应完成的逻辑功能如
图2所示。可控时钟通过频选，控制获得100kHz、200kHz、300kHz、400kHz的时钟频
率；同时在器件退出总线竞争后，将时钟线置高电平。（1）通信的启动与停止在主机方
式下接收数据时，器件必须通过启动信号生成器送出一个启动信号，然后，发送从机的地
址信号和读写信号，才能开始在总线上发送数据。该过程由控制寄存器启动。VHDL描述
为：PPROCEE（WR，CS）——WR IS CPU WRITE SIGNAL ——CS IS THIS CHIP's
SELECT SIGNAL ADDRS:='0' IF(Ctrreg(0)='1'AND Ctrreg(3)='1'AND SCL1='1' THEN
——Ctrreg为控制寄存器CLK1COUNT：='0'；ADA1：='1'；IF（CLK1'EVENT AND
CLK='0'THEN IF（CLK1COUNT='3'THEN SDA1：='0'；ADDRS：='1'；Ctrreg(3):='0';
CSTA='1'; ELSE CLK1COUNT:=CLK1COUNT+1; END IF; END IF; END IF;
IF(ADDRS='1'AND SCL1'EVENT AND SCL1='1') THEN · · ·——将数据寄存器中的数据
及WR信号移位发出（略）· · · END IF；END PROCESS；当一次通信结束时，主机要发
送停止信号。读过程同样由控制寄存器控制。当控制字的第二位为“1”时，芯片产生停止
信号。VHDL描述与启动类似。（2）发送数据主机方式下完成启动和地址信号发送后即
开始发送数据。发送数据时并串转换器在SCL的下降沿移位，保证了SCL高电平时SDA上
的数据稳定。发送的进程由WR信号和从机的应答信号启动。当该芯片在总线竞争失败的
情况下，由处理器将芯片转为从机的工作方式时，处理器向地址检测电路发送该芯片在系
统中的地址。只有在接收到的地址信息与该芯片所设的地址相同时才发出应答信号开始通
信。每发送一个字节即将SDA拉高，等待接收机的应答信号，准备下一个数据。