` 本帖最后由 eehome 于 2013-1-5 10:07 编辑
Xilinx FPGA开发实用教程
第1 章 FPGA 开发简介
1.1 可编程逻辑器件基础
1.1.1 可编程逻辑器件概述
1.1.2 可编程逻辑器件的发展历史
1.1.3 PLD 开发工具
1.2 FPGA 芯片结构
1.2.1 FPGA 工作原理与简介
1.2.2 FPGA 芯片结构
1.2.3 软核、硬核以及固核的概念
1.3 基于FPGA 的开发流程
1.3.1 FPGA 设计方法概论
1.3.2 典型FPGA 开发流程
1.3.3 基于FPGA 的SOC 设计方法
1.4 Xilinx 公司主流可编程逻辑器件简介
1.4.1 Xilinx FPGA 芯片介绍
1.4.2 Xilinx PROM 芯片介绍
1.5 本章小结
第2 章 Verilog HDL 语言基础
2.1 Verilog HDL 语言简介
2.1.1 Verilog HDL 语言的历史
2.1.2 Verilog HDL 的主要能力
2.1.3 Verilog HDL 和VHDL 的区别
2.1.4 Verilog HDL 设计方法
2.2 Verilog HDL 基本程序结构
2.3 Verilog HDL 语言的数据类型和运算符
2.3.1 标志符
2.3.2 数据类型
2.3.3 模块端口
2.3.4 常量集合
2.3.5 运算符和表达式
2.4 Verilog HDL 语言的描述语句
2.4.1 结构描述形式
2.4.2 数据流描述形式
2.4.3 行为描述形式
2.4.4 混合设计模式
2.5 Verilog 代码书写规范
2.5.1 信号命名规则
2.5.2 模块命名规则
2.5.3 代码格式规范
2.5.4 模块调用规范
2.6 Verilog 常用程序示例
2.6.1 Verilog 基本模块
2.6.2 基本时序处理模块
2.6.3 常用数字处理算法的Verilog 实现
2.7 本章小结
第3 章基于Xilinx 芯片的HDL 语言高级进阶
3.1 面向硬件电路的设计思维
3.1.1 面向硬件的程序设计思维
3.1.2 “ 面积” 和“ 速度” 的转换原则
3.1.3 同步电路的设计原则
3.1.4 模块划分的设计原则
3.2 优秀的HDL 代码风格
3.2.1 代码风格的含义
3.2.2 通用代码风格的介绍
3.2.3 专用代码风格的简要说明
3.3 Verilog 建模与调试技巧
3.3.1 双向端口的使用和仿真
3.3.2 阻塞赋值与非阻塞赋值
3.3.3 输入值不确定的组合逻辑电路
3.3.4 数学运算中的扩位与截位操作
3.3.5 利用块RAM 来实现数据延迟
3.3.6 测试向量的生成
3.4 Xilinx 公司原语的使用方法
3.4.1 计算组件
3.4.2 时钟组件
3.4.3 配置和检测组件
3.4.4 吉比特收发器组件
3.4.5 I/O 端口组件
3.4.6 处理器组件
3.4.7 RAM/ROM 组件
3.4.8 寄存器和锁存器
3.4.9 移位寄存器组件
3.4.10 Slice/CLB 组件
3.5 本章小结
第4 章 ISE 开发环境使用指南
4.1 ISE 套件的介绍与安装
4.1.1 ISE 简要介绍
4.1.2 ISE 功能简介
4.1.3 ISE 软件的安装
4.1.4 ISE 软件的基本操作
4.2 基于ISE 的代码输入
4.2.1 新建工程
4.2.2 代码输入
4.2.3 代码模板的使用
4.2.4 Xilinx IP Core 的使用
4.3 基于ISE 的开发流程
4.3.1 基于Xilinx XST 的综合
4.3.2 基于ISE 的仿真
4.3.3 基于ISE 的实现
4.3.4 基于ISE 的芯片编程
4.3.5 功耗分析以及XPower 的使用
4.4 约束文件的编写
4.4.1 约束文件的基本操作
4.4.2 UCF 文件的语法说明
4.4.3 管脚和区域约束语法
4.4.4 管脚和区域约束编辑器PACE
4.5 ISE 与
第三方软件
4.5.1 Synplify Pro 软件的使用
4.5.2 ModelSim 软件的使用
4.5.3 Synplify Pro 、ModelSim 和ISE 的联合开发流程
4.5.4 ISE 与matlab的联合使用
4.6 Xilinx FPGA 芯片底层单元的使用
4.6.1 Xilinx 全局时钟网络的使用
4.6.2 DCM 模块的使用
4.6.3 Xilinx 内嵌块存储器的使用
4.6.4 硬核乘加器的使用
4.7 本章小结
第5 章 FPGA 配置电路及软件操作
5.1 FPGA 配置电路综述
5.1.1 Xilinx FPGA 配置电路综述
5.1.2 Xilinx FPGA 常用的配置管脚
5.1.3 Xilinx FPGA 配置电路分类
5.2 JTAG 电路的原理与设计
5.2.1 JTAG 电路的工作原理
5.2.2 Xilinx JTAG 下载线
5.3 FPGA 的常用配置电路
5.3.1 主串模式—— 最常用的FPGA 配置模式
5.3.2 SPI 串行Flash 配置模式
5.3.3 从串配置模式
5.3.4 字节宽度外部接口并行配置模式
5.3.5 JTAG 配置模式
5.3.6 System ACE 配置方案
5.4 iMPACT 软件使用
5.4.1 iMPACT 综述与基本操作
5.4.2 使用iMPACT 创建配置文件
5.4.3 使用iMPACT 配置芯片
5.4.4 FPGA 配置失败的常见问题
5.5 从配置PROM 中读取用户数据
5.5.1 从PROM 中引导数据简介
5.5.2 硬件电路设计方法
5.5.3 软件操作流程
5.6 本章小结
第6 章在线逻辑分析仪ChipScope 的使用
6.1 ChipScope 介绍
6.1.1 ChipScope Pro 简介
6.1.2 ChipScope Pro 软件的安装
6.1.3 ChipScope Pro 的使用流程
6.2 ChipScope Core Generator 使用说明
6.2.1 ChipScope Pro 核的基本介绍
6.2.2 ChipScope 核的生成流程
6.3 ChipScope Core Inserter 使用说明
6.3.1 Core Inserter 的用户界面
6.3.2 Core Inserter 的基本操作
6.4 ChipScope Pro Analyzer 使用说明
6.4.1 ChipScope 分析仪的用户界面
6.4.2 ChipScope Analyzer 的基本操作
6.5 在ISE 中直接调用ChipScope 的应用实例
6.5.1 在工程中添加ChipScope Pro 文件
6.5.2 在ChipScope Pro 中完成下载和观察
6.6 本章小结
第7 章基于FPGA 的数字信号处理技术
7.1 数字信号概述
7.1.1 数字信号的产生
7.1.2 采样定理
7.1.3 数字系统的主要性能指标
7.2 离散傅里叶变换基础
7.2.1 离散傅里叶变换
7.2.2 频域应用
7.2.3 FFT/IFFT IP Core 的使用
7.3 XtremeDSP 模块功能介绍
7.4 乘累加结构的FIR 滤波器
7.4.1 单乘法器MAC FIR 滤波器
7.4.2 对称MAC FIR 滤波器
7.4.3 MAC FIR 滤波器IP Core 的使用
7.5 半并行/ 并行FIR 滤波器
7.5.1 并行FIR 滤波器
7.5.2 半并行FIR 滤波器
7.5.3 FIR Compiler IP Core 的使用
7.6 多通道FIR 滤波器
7.6.1 滤波器组的基本概念
7.6.2 多通道FIR 滤波器的基本原理
7.6.3 多通道FIR 滤波器组的FPGA 实现
7.7 本章小结
第8 章基于System Generator 的DSP 系统开发技术
8.1 System Generator 的简介与安装
8.1.1 System Generator 简介
8.1.2 System Generator 的主要特征
8.1.3 System Generator 软件的安装和配置
8.2 System Generator 入门基础
8.2.1 System Generator 开发流程简介
8.2.2 Simulink 基础
8.2.3 AccelDSP 软件工具
8.3 基于System Generator 的DSP 系统设计
8.3.1 System Generator 快速入门
8.3.2 System Generator 中的信号类型
8.3.3 自动代码生成
8.3.4 编译MATLAB 设计生成FPGA 代码
8.3.5 子系统的建立和使用
8.4 基于System Generator 的硬件协仿真
8.4.1 硬件协仿真平台的介绍与平台安装
8.4.2 硬件协仿真的基本操作
8.4.3 共享存储器的操作
8.5 System Generator 的高级应用
8.5.1 导入外部的HDL 程序模块
8.5.2 设计在线调试
8.5.3 系统中的多时钟设计
8.5.4 软、硬件联合开发
8.5.5 FPGA 设计的高级技巧
8.5.6 设计资源评估
8.6 开发实例：基于FIR 滤波器的协仿真实例
8.7 本章小结
第9 章基于FPGA 的可编程嵌入式开发技术
9.1 可编程嵌入式系统（EDK ）介绍
9.1.1 基于FPGA 的可编程嵌入式开发系统
9.1.2 Xilinx 公司的解决方案
9.2 Xilinx 嵌入式开发系统组成介绍
9.2.1 片内微处理器软核MicroBlaze
9.2.2 片内微处理器PowerPC
9.2.3 常用的IP 核以及设备驱动
9.2.4 系统设计方案
9.3 EDK 软件基本介绍
9.3.1 EDK 的介绍与安装
9.3.2 EDK 设计的实现流程
9.3.3 EDK 的文件管理架构
9.4 XPS 软件的基本操作
9.4.1 XPS 的启动
9.4.2 利用BSB 创建新工程
9.4.3 XPS 的用户界面
9.4.4 XPS 的目录结构与硬件平台
9.4.5 在XPS 加入IP Core
9.4.6 在XPS 中定制用户设备的IP
9.4.7 XPS 中IP Core API 函数的查阅和使用方法
9.5 XPS 软件的高级操作
9.5.1 XPS 的软件输入
9.5.2 XPS 中的设计仿真
9.5.3 将EDK 设计作为ISE 设计的子系统
9.5.4 XPS 对嵌入式操作系统的支持
9.5.5 XPS 工程的实现和下载
9.5.6 在线调试工具XMD 的使用
9.5.7 XPS 中ChipScope 的使用
9.5.8 软件平台SDK 的使用
9.6 EDK 开发实例——DDR SDRAM 接口控制器
9.6.1 DDR SDRAM 工作原理
9.6.2 DDR SDRAM 控制器的EDK 实现
9.6.3 DDR SDRAM 控制器的调试
9.7 本章小结
第10 章基于FPGA 的高速数据连接技术
10.1 高速数据连接功能简介
10.1.1 高速数据传输的背景
10.1.2 Xilinx 公司高速连接功能的解决方案
10.2 实现吉比特高速串行I/O 的相关技术
10.2.1 吉比特高速串行I/O 的特点和应用
10.2.2 吉比特串行I/O 系统的组成
10.2.3 吉比特串行I/O 的设计要点
10.3 基于Rocket I/O 高速串行技术
10.3.1 Rocket I/O 技术简介
10.3.2 Aurora 协议
10.3.3 Rocket I/O 硬核模块的体系结构
10.3.4 Rocket I/O 的时钟设计方案
10.3.5 Rocket I/O 的开发要素
10.3.6 Rocket I/O IP Core 的使用
10.4 基于Xilinx FPGA 的千兆以太网控制器的开发
10.4.1 千兆以太网技术
10.4.2 基于FPGA 的千兆以太网MAC 控制器实现方案
10.4.3 Xilinx 千兆以太网MAC IP Core
10.5 本章小结
第11 章时序分析原理以及时序分析器的使用
11.1 时序分析的作用和原理
11.1.1 时序分析的作用
11.1.2 静态时序分析原理
11.1.3 时序分析的基础知识
11.2 Xilinx FPGA 中的时钟资源
11.2.1 全局时钟资源
11.2.2 第二全局时钟资源
11.3 时序约束
11.3.1 使用约束文件添加时序约束
11.3.2 使用约束编辑器添加时序约束
11.4 ISE 时序分析器
11.4.1 时序分析器简介
11.4.2 时序分析器的文件类型
11.4.3 时序分析器的调用与用户界面
11.4.4 时序分析器的基本使用方法
11.4.5 提高时序性能的手段
11.5 本章小结
缩略语
参考文献
`
| 
6
/6 
工商网监
湘ICP备2023018690号
20957
淘帖
0
赞
回复
显身卡
