数模混合SOC芯片的可测性方案的实现

2011-12-12 17:58:16 9600 测试覆盖率

0 芯片设计规模的扩大，町复用的模块的增加，对芯片的测试提出更高的覆盖率要求，以及更低的成本要求。另外，从设计验证的角度，芯片的设计者需要在芯片出现问题的时候尽快定位问题的根源。这些要求，需要芯片的设计者在设计的最初阶段就必须考虑芯片的工程样片测试和产品测试手段，以便缩短芯片上市时间，并在满足产品成品率的测试覆盖率的前提下，尽量降低芯片的产品测试成本。现有的可测性手段包括JTAG，BIST，AD—HOC平UScan Chain等。每一种测试手段有其优点和局限性，适用于不同的产品。而在本文的产品中包括了ROM，RAM，数字逻辑，模拟电路等模块，单一的测试手段无法满足产品覆盖率的要求。因此，本文根据实际产品的测试需要，提出了基于JTAG接口的，包括了上述四中测试手段的可测性设计方案。该方案经过SMIC 0．18微米工艺流片验证，不仅证明功能正确，而且在保证了一定的覆盖率的条件下实现了较低的测试成本，是‘项非常实用的测试设计方案。数模混合SOC芯片的可测性方案的实现游客，如果您要查看本帖隐藏内容请回复 2
2011-12-12 17:58:16　　评论淘帖0 举报相关推荐 • 基于DES理论的数模混合电路可测试性研究 28 • SOC芯片的DFT策略的可测试性设计 6924 • SoC芯片设计中的可测试性设计（DFT） 3026 • 技术干货\|基于数模混合型SoC实现的两线制高精度无源表头方案 1305 • 基于数模混合型SoC实现的两线制高精度无源表头方案 1447 • 清华可重构计算团队发表数模混合智能芯片 1248 • 通过仿真有效提高数模混合设计性 5011 • 数模混合芯片scan chain问题解析 1717 • 灵活的混合电子产品的可制造性 1242 • 富芮坤:专注于数模混合的无线SoC芯片设计与产业化实施 5886 22 个讨论