完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
本帖最后由 小梅哥 于 2014-11-10 12:43 编辑
上接“小梅哥和你一起深入学习FPGA之FPGA设计流程（下）” 这里我们选中Verilog HDL File，点击OK，即可新建一个空白的Verilog 源文件。然后在该空白文件中输入以下内容：
点击保存，将文件名命名为led.v 于是，我们的设计输入便也完成了，完成之后，点击开始分析和综合按钮，来对我们的设计输入进行分析综合，如果在分析综合过程中发现设计输入存在问题，会有警告和错误的提示，请根据提示改正设计输入，知道分析综合通过为止。 当设计输入无语法错误后，就需要进行功能仿真，功能仿真之前，必须进行测试平台的设计，测试平台的设计和编写设计输入类似，也是新建一个Verilog HDL文件，并在其中将我们的设计包含进来，通过测试文件给我们的设计提供一定的激励，观察设计的输出，从而分析我们的设计是否正确。设计平台的代码如下所示：
将该文件保存为led_tb.v。 通过以上步骤，我们的设计输入和测试平台都已经设计好了，接下来我们就可以进行仿真了。这里，我们采用Nativelink的方式来让Quartus II自动调用仿真工具，并完成整个仿真的工作。以下为关于NativeLink的详细设置。 点击assignment – Setting，如下所示 会弹出设置界面，如下所示，这里选择simulation 并在右侧窗口中选择Compile test bench。然后点击Test Benches，则可进入testbench设置页面。 在此选项卡上点击New，即可添加新的Test Bench，如下所示： 在弹出的选项卡里，首先点击1处的浏览文件选项，选中led_tb.v文件，然后点击3处的add选项，将该文件添加进来。然后将2处的两个地方都填上led_tb，注意不要在后面加“.v”，否则会出错。完成之后，点击OK。如下所示： 然后所有选项卡点击OK，即完成了NativeLink的设置。 此时，我们的仿真工具和测试平台已经添加进来了，只需要点击tool- Run EDA Simulation tool – EDA RTL Simulation，系统即会自动启动modelsim-Altera仿真软件，添加所有需要文件，并执行仿真，将仿真波形显示出来。 以上为前仿，一般情况下，我们还会进行后仿，后仿即为对布局布线后加入了门级延时信息的电路进行仿真，此时的仿真结果已经非常接近我们的真实电路。在前仿完成的基础上，我们只需要对设计进行一次全编译，然后在tool- Run EDA Simulation tool中选择 EDA Gate Level Simulation即可。 
3
|
|
|
相关推荐
|
|
|
· 2014-12-28 14:47:59
|
|
|
|
|
|
|
|
|
· 2015-1-24 16:05:25
|
|
|
|
|
|
|
|
1693 浏览 1 评论
1447 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
1661 浏览 0 评论
943 浏览 0 评论
2451 浏览 0 评论
1507 浏览 38 评论
5706 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
6248
淘帖
2007
发表评论
赞
回复
