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很多人对内存布线感到迷茫,找不到切入点,不知如何下手,其实高速硬件设计的主要任务就是与干扰做斗争,内存布线也不例外。可以这样考虑:内存是做什么用的呢?是用来存储数据的,写入1读出1,写入0读出0,即保证数据访问正确。那么,在什么情况会导致数据访问错误呢? 1、判决错误,0判成1,1判成0。可能参考电平不准(为什么不准?信号线内阻造成的压降),也可能是加性干扰,或者阻抗不匹配引起信号畸变。 2、时序错误,不满足建立/保持时间,或者采样点相位错误,不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作,这个时间就是建立/保持时间。 那么只要解决好这两个问题,保证内存正确访问,你的内存电路就设计成功了。 有了这个指导思想,内存布线就可以按部就班地完成。不过,不同的RAM类型,虽然目标都是避免判决和时序错误,但实现方法因工作模式不同而有较大差异。 高速系统一般采用低压信号,电压低,摆幅小,容易提高速度,降低功耗,但这给布线带来了困难,因为低压信号功率受信号线内阻影响大,是电压平方关系,所以要尽量减少内阻,比如使用电平面,多打孔,缩短走线距离,高压传输在终点用电阻分压出较低电压的信号等。SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低,越来越不容易做稳定。 电源供给也要注意,如果能量供给不足,内存不会稳定工作。 下面先介绍一下时钟同步电路的类型,然后分析具体芯片的类型。 源同步就是指时钟选通信号clk伴随发送数据一起由驱动芯片发送。公共时钟同步是指在数据的传输过程中,总线上的驱动端和接收端共享同一个时钟源,在同一个时钟缓冲器(clock buffer)发出同相时钟的作用下,完成数据的发送和接收。 公共时钟同步——将同一个时钟信号用时钟分配器分成2路,一路接发送器,一路接接收器。在时钟上升沿发送数据,在下一个周期的上升沿采样接收。速率在200-300MHZ以下。 源同步——是时钟和数据一起发送,时钟稍稍滞后发送,传输速率主要由数据和时钟信号间的时差决定。因此速率快。 公共时钟同步电路走线长度有最大值len <=,源同步电路走线长度有最小值<= len 经常看到“等长布线”,其实,等长不是目的,真正的目的是满足建立保持时间,同频同相,采样正确。等长只不过可以最简单地实现这个目的罢了。要定量分析线长,必须按照时钟模型公式计算。时钟同步电路的类型在后面有简单介绍,这里只要知道SDRAM是公共时钟同步,DDR是源同步就可以了。 SDRAM是公共时钟同步模式,只关心建立时间,不关心保持时间。这些时间和各段飞行时间,经过各个门电路延时,clock skew,jitter,cycle等有关,需要按照公式精确计算。算出各种参数后下规则,让EDA软件辅助设计。选出最长的一根线,不需要计算什么,只要与之等长即可。有些软件能自己算,有些只能自己一段段计算,可以编程让EXCEL表格对某种格式的报告文件自动求和,也算半自动化了。 DDR的所有信号都要加匹配,不论多复杂,为了稳定性。始端匹配串接一个22/33欧电阻即可,终端匹配分为AC匹配和DC匹配,阻容可以对噪点抑制,戴维宁电路可以提供高压输电,使参考电平更准确,虽然直流功耗大,但比单个50欧功耗小 CPU和DDR都是高速器件,DDR热量高,应远离。而且DDR是源同步时钟模式,对保持时间有要求,不是线越短越好,有最小距离要求。保证时钟稳定,同频同相,冗余大即可。 有时,信号线有交叉的情况,此时,可以在PCB里调线,再反标回去,因为RAM的各个数据线不需要一一对应,只要有地方存储bit就可以了。注意:刷新线A10不能调,需要读取RAM ID时也不能调整。 评价设计的好坏要看Margin(冗余),setup time margin和hold time margin,SDRAM/DDR工作没问题并不意味着margin小,也许在实验室可以正常工作,可一到现场就死机。频率漂移,时钟抖动,相差,介电常数变化等都会导致采样错误/不满足建立保持时间,而margin大就可以尽量抵抗这些干扰,在一个恶劣的环境里仍然保持稳定。 2410使用64M字节的SDRAM扩展数据存储区,由两片K4S561632组成工作在32位模式下,最高频率可达100M以上,对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配,由此提出以下布线要求: 1. SDRAM时钟信号:时钟信号频率较高,为避免传输线效应,按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰,走线长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线,误差允许在20mil以内。 2. 地址、片选及其它控制信号:线宽5mil,外部间距12mil,内部间距10mil,尽量走成菊花链拓补,可有效控制高次谐波干扰,可比时钟线长,但不能短。 3. SDRAM数据线:线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数据线与时钟线的线长差控制在50mil内。 4.在重要的控制信号线上一搬串联33的电阻,消除干扰。 嵌入式系统使用64M字节的SDRAM扩展数据存储区,由两片K4S561632组成工作在32位模式下。最高频率可达100M以上,对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配,由此提出以下布线要求: 1. SDRAM时钟信号:时钟信号频率较高,为避免传输线效应,按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线。误差允许在20mil以内。 因为表层介电常数低,适合布高速信号,但是因为一侧是空气,存在电磁辐射,屏蔽效果差,因此不能布电磁辐射强的信号,如时钟信号。 2. 地址,片选及其它控制信号:线宽5mil,外部间距12mil,内部间距10mil。尽量走成菊花链拓补。可有效控制高次谐波干扰,可比时钟线长,但不能短。 3. SDRAM数据线:线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数据线与时钟线的线长差控制在50mil内。(SDRAM布线中,SDCLK与DATA的长度相差<=800mil)(~+ A- C6 b% H) Y4 i% _ 根据布线要求,在allegro中设置不同的约束:针对线宽设置3 个约束SDRAM_CLK,SDRAM_ADDDR,SDRAM_DATA,设置完约束后将约束添加到对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米,显然在CPU内部,线宽线距无法达到上述要求,利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性,在此区域中另设置适合BGA内部走线的约束。 下面简单说下内外层布线的特点: (1)表层(TOP和BOTTOM层)布线) 分析一下表层布线的环境,线的一侧是介质,一侧是空气(忽略阻焊油漆),等效介电常数小于中间层,传输线延时较小,这个特点决定了表层走线可以有更快的信号传输速度,因此可以利用表层布信号速度很快的信号,如2.5GHz或3.125GHz,布高速信号时尽量不要打孔,如果实在需要打孔,从TOP打孔换层到BOTTOM,或者从BOTTOM打孔换层到TOP,也不存在过孔的stub效应,这个特点也是内层布线所不具备的优势。但表层布线不是完美无缺的,由于走线一侧是空气,所以存在电磁辐射效应,因此不能布时钟等强辐射信号。 (2)内层布线 内层布线的优势是可以很好的利用参考平面实现屏蔽效果,可以很好地控制阻抗,由于内层没有表层的SMD器件焊盘,所以布线空间比表层更大,布线特别是布总线更容易。但内层布线由于两侧都是介质,等效介电常数比表层更大,所以传输延时较大,另外内层布线时换层会存在过孔stub效应,过孔stub一来会加大传输线延时,另外一方面会使传输线阻抗不够连续。 在现实环境中,由于内层有更大的布线空间,尽管存在延时较大等不足,我们还是倾向于把更多的线布在内层,至少在1GHz以下是不会有太大影响的。 SDRAM,133MHz的应该没有什么大关系的,不过还是要做一下的。 差分时钟控制在+-50mil以下,严格的差分走线; 控制信以及地址线要和时钟线等长,线长不超过+-100mil. 至于数据线,没有必要和时钟线,地址线以及控制线等长。 每8个bit也就是一个Byte及其对应的DQS,DQM为一组。以32位DDR2为例:其实一共可以分为五个组来控制走线长度:第一组:时钟以及控制线,地址线,所有的走线等长,误差在+-100mil之间,时钟要求更高,该组走线长度不宜短于数据线长度。第二组:Byte0(D0-D7)以及DQS0,DQM0为一组,要求等长,误差在+-100mil之间,可适当放宽。第三组:Byte1 (D8-D15)以及DQS1,DQM1为一组,要求等长,误差在+-100mil之间,可适当放宽。_ 第四组:Byte2(D16-D23)以及DQS2,DQM2为一组,要求等长,误差在+-100mil之间,可适当放宽。第五组:Byte3(D24-D32)以及DQS3,DQM3为一组,要求等长,误差在+-100mil之间,可适当放宽 如果用Allegro来做的话,可以很方便的利用Net,Xnet等办法来设置等长。 |
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