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本帖最后由 四有青年 于 2013-11-20 17:53 编辑 基于DSP2812可编程死区verilog描述。 原理： DSP2812_Dtime 
互补DTime
verilog： module dspshiqu(input PWM,input clk, outputDTPWM); reg[15:0]cnt; wireCMP; parametershiqu_cnt=3; assignDTPWM=PWM&CMP; assignCMP=(cnt>=shiqu_cnt)?1'b1:1'b0; assignCE=(PWM==1'b1)?1'b1:1'b0; always@(posedge clk)if(CE)cnt<=cnt+16'd1; else cnt<=16'd0;endmodule modelsim仿真：
验证：用ise13.4综合通过，在XILNIX_Spartan6上功能得到验证 
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