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module zuse(clk,a,c);
input clk,a; output reg c; reg b; always @(posedge clk) begin b=a; c=b; end endmodule /***************************************/ module feizuse(clk,a,c); input clk,a; output reg c; reg b; always @(posedge clk) begin b<=a; c<=b; end endmodule 
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 ，不错的东西，可惜不是原创。
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