如何写出可以让人理解的代码（以verilog语言为例）？

如何写出可以让人理解的代码（以verilog语言为例）？1. 代码要比较好理解，最容易做到的就是把代码写短，因此在每个always语句块尽可能只处理一个信号，或者只处理一组相关度很高的信号（例如ram的读/写信号、片选信号）；

2. 从代码格式上来说，写出比较好看的代码，遵从大家普遍认可的代码格式，也有助于对代码的阅读，所谓普遍认可的代码格式，可以参考下例：

always @（posedge work_clk or negedge rst_b）//always语句顶格开始
begin // 每个always 块都以begin开始，以end结束，且begin和end前都空4个空格
if（!rst_b）//begin 和 end 之间的语句相对于begin和end，都空4个空格
begin
signal_out <= 1’b0;//所有赋值语句相对于begin语句，退后4个空格
end
else if（condition）
begin
signal_out <= data_in;
end
end

3．对每一个代码，都应该添加一个头文件，所谓的头文件，其内容可以包括：代码编写人的名字，代码编写的时间，代码的版本号，以及每次代码修改时所做的改动的相关说明，代码能够实现的功能，代码所使用的算法简单介绍，信号时序图等，参考下例：
// ----------------------------------------------------- //
// author : tx_xy;
// 2011-9-3
// ver 1.0
// function describe
// timing describe
// ----------------------------------------------------- //


4. 代码要容易理解，更重要的一点是在定义信号名称时要易懂，能够做到望文生义，当然还需要详尽的注释
4.1 所有输入输出的信号都必须要有说明；
input [7:0] image_data_8_bit; //input data from ccd
output sram_odd_wr; //odd image data sram write enable, 1 = write, 0 = read
output sram_even_wr; //even image data sram write enable, 1 = write, 0 = read
4.2 代码内部所有定义的reg和wire信号，都必须要有说明；
4.3 对一个always语句块，建议都描述其实现的功能；
4.4 根据算法流程，或者数据通道流向，从前往后安排代码；在算法实现过程中，建议按照算法实现步骤，每一个步骤所对应的always语句块都标注清楚属于算法的哪一个步骤！