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不知道大家在使用modelsim_altera的时候，有没有遇到如图所示的情况。
我一开始以为是我的testbench文件编写有问题，后来我拿例程去进行仿真，也是同样的问题 # MACRO ./fulladd_8_run_msim_rtl_verilog.do PAUSED at line 14。 之前我遇到这样的问题是modelsim安装有问题，因为quartus安装包里面有两个modelsim，大概一个 是高级，还有一个是面向初学者版本的。我起初遇到同样的问题，我把原先装高级版的quartus卸载了，然后装了一个带初学者版本的modelsim，然后就有用了。 后来跑了一段时间又是这样的问题？ 也就是说，我现在只能看RTL电路，没有办法时序仿真了。那学习FPGA无法验证我的设计，又毛用？ 所以现在有两种办法：①：把modelsim_altera修好②：选择另外一种仿真方式。 望诸君给予我莫大帮助，在下不胜感激。 
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6个回答
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单独安装一个modelsim se版本软件，仿真的时候从modelsim单独建仿真工程
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我把原来quarus推荐安装的modelsim给卸载了。 之前我都是在quartus环境中直接点击RTL Simulation。 现在我先去学习一下怎么Modelsim软件的基本操作方法吧。 |
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应该是你在quartusii里的设置错了，我也遇到过这个问题，你在quartusii生成.vt文件之后，需要选择生成的文件并进行相应的设置，如图所示（名字可以手动编写，后缀一定要一样）
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732477375 发表于 2018-1-8 17:28 testbench文件也是.v的后缀文件啊。你所说的.vt文件我没找到在哪？ 然后我顶层是fulladd_8.v,testbench文件名是fulladd_8_tb，这样应该OK吧。 |
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tb文件是系统生成的processing---start---start test bench，之后在工程里会有一个modelsim文件夹，里面有.vt文件
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生成的仿真文件，跟ise系统生成的差不多，需要自己去改
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