【FPGA】UART的计数器模块的实现方式

2018-10-23 10:02:16 2172 FPGA 计数器

0 计数器模块的功能是可控地在输入时钟驱动下进行计数，当到达计数上阈时给 UART 内核一个提示信号。在不同的工作状态下，计数器模块的输入时钟是不同的。UART 在数据发送之前需要进行数据加载（即将串行序列保存到移位寄存器内），在此过程中计数器模块的输入时钟就是系统时钟，因为此时移位寄存器也是工作在系统时钟下的。除了数据加载，另外两个需要计数器模块的过程是数据接收和数据发送，由于这两个过程中移位寄存器是工作在波特率时钟下的，所以计数器模块的时钟就是和波特率时钟同步的波特率发生器提示信号 indicator，这样每输出一个完整的波特率时钟周期计数器就能增加一。计数器计数的上阈是在实体声明中定义的，代码如下。代码中的 MAX_COUNT 类属参数就是计数上阈。 entity counter is generic ( MAX_COUNT : integer := 10 ); port ( clk : in std_logic; reset_n : in std_logic; ce : in std_logic; overflow : out std_logic ); end counter; 复制代码计数器模块的端口定义如表 5-10 所示。计数器模块的实现代码如下： -- 库声明 library IEEE; use IEEE.STD_LOGIC_1164.all; -- 实体声明 entity counter is generic ( MAX_COUNT : integer := 10 ); port ( clk : in std_logic; reset_n : in std_logic; ce : in std_logic; overflow : out std_logic ); end counter; --}} End of automatically maintained section -- 结构体 architecture counter of counter is signal count : integer; begin -- enter your statements here -- -- 主过程 main: process( clk, reset_n ) begin -- 判断复位信号 if reset_n = '0' then count <= 0; overflow <= '0'; -- 时钟信号的上升沿动作 elsif rising_edge(clk) and ce = '1' then -- 在计数上阈时候输出提示信号 overflow if count = MAX_COUNT-1 then count <= 0; overflow <= '1'; -- 恢复提示信号 overflow 为低 elsif count = 0 then count <= count+1; overflow <= '0'; else count <= count+1; end if; end if; end process; end counter; 复制代码对上述代码进行仿真测试，得到的仿真波形如图 5-17 所示。计数器在复位后并且 ce 有效时开始计数，并且在第 10 个时钟周期输出提示信号 overflow。 0
2018-10-23 10:02:16　　评论淘帖0 举报相关推荐 • 基于FPGA的计数器设计 2538 • 利用FPGA实现计数器的设计（3） 2853 • 利用FPGA实现计数器的设计（4） 2532 • 利用FPGA实现计数器的设计（8） 3118 • 利用FPGA实现计数器的设计（7） 2742 • 利用FPGA实现计数器的设计（6） 1971 • 利用FPGA实现计数器的设计（5） 2171 • 利用FPGA实现计数器的设计（2） 3074 • 利用FPGA实现计数器的设计（1） 5549 • 利用FPGA实现计数器的设计（9） 3759