【FPGA学习】Verilog HDL的语句块应该怎么写

2018-9-25 09:22:19 2525 FPGA

0 Verilog HDL 在执行语句时分为顺序和并行两种方式。在顺序语句块中，语句按给定次序顺序执行；在并行语句块中，语句并行执行。顺序语句块的语法和实例如下： begin [:block_id{declarations} ] procedural_statement(s) end //实例 //产生波形 begin #2 Stream = 1; #5 Stream = 0; #3 Stream = 1; #4 Stream = 0; #2 Stream = 1; #5 Stream = 0; end 复制代码并行语句块的语法和实例如下： fork [:block_id{declarations} ] procedural_statement(s) ; join //实例 //生成波形，生成的波形和前面使用顺序语句块的例子一样 fork #2 Stream = 1; #7 Stream = 0; #10 Stream = 1; #14 Stream = 0; #16 Stream = 1; #21 Stream = 0; join 复制代码 0
2018-9-25 09:22:19　　评论淘帖0 举报相关推荐 • Verilog的块语句 1360 • 【FPGA学习】Verilog HDL的流程控制语句实例 2475 • 详解Verilog赋值语句、块语句、条件语句 7050 • Verilog HDL语言中的分支语句 5435 • 如何使用Verilog HDL进行FPGA设计 2250 • 基于Verilog HDL语言的FPGA设计 69 • 【FPGA学习】Verilog HDL的过程性赋值如何写 1709 • 简述Verilog HDL中阻塞语句和非阻塞语句的区别 6053 • Verilog教程之Verilog HDL程序设计语句和描述方式 47 • Verilog的两种块语句解析 3029