【FPGA学习】Verilog HDL 是如何进行时序控制的

2018-9-25 09:16:12 3564 FPGA

0 Verilog HDL 中进行时序控制分别通过下面两种方式进行： • 延时控制； • 事件控制。延时控制的语法如下： #delay procedural_statement 复制代码延时控制定义为执行过程中首次遇到该语句与该语句的执行的时间间隔。延时控制表示在语句执行前的“等待时延”。下面是一个延时控制的例子： initial begin #3 Wave = 'b0111;//3 个时间单位后执行 #6 Wave = 'b1100; //6 个时间单位后执行 #7 Wave = 'b0000; //7 个时间单位后执行 end 复制代码事件控制有两种方式：边沿触发事件控制和电平敏感事件控制。边沿触发事件是指指定信号的边沿发生跳变时发生指定的行为，下面是边沿触发事件控制的语法和实例： @ event procedural_statement //实例 time RiseEdge, OnDelay; initial begin //等待，直到在时钟上发生正边沿： @ (posedge ClockA) ; RiseEdge = $time; //等待，直到在时钟上发生负边沿： @ (negedge ClockA) ; OnDelay = $time - RiseEdge; $display ("The on-period of clock is %t.", Delay) ; end 复制代码在电平敏感事件控制中，进程语句或进程中的过程语句一直延迟到条件变为真后才执行。下面是电平敏感事件控制的语法和实例： wait (Condition) procedural_statement //实例 wait (Sum > 22) //直到 Sum 大于 22 时发生 Sum = 0; wait (DataReady) //直到 DataReady 为高时发生 Data = Bus; wait (Preset) ; //直到 Preset 为高时才能执行后面的语句复制代码 0
2018-9-25 09:16:12　　评论淘帖0 举报相关推荐 • 如何使用Verilog HDL进行FPGA设计 2250 • 使用Verilog HDL进行FPGA和CPLD设计的小技巧免费下载 2 • 如何利用FPGA进行时序分析设计 7962 • 基于Verilog HDL语言的FPGA设计 69 • 用Verilog HDL进行FPGA设计的一些基本方法 89 • Verilog_HDL_那些事儿_时序篇 6 • Verilog_HDL_那些事儿_时序篇 12 • FPGA延时Verilog HDL实现 171 • 【FPGA学习】Verilog HDL的流程控制语句实例 2475 • 【FPGA学习】Verilog HDL 程序基本结构如何表达 1525