[FPGA作品]

勇敢的芯伴你玩转Altera FPGA连载31：可综合的语法子集2

rousong1989

2017-12-12 20:43:28 2645

0 ` 本帖最后由 rousong1989 于 2017-12-12 20:46 编辑勇敢的芯伴你玩转Altera FPGA连载31：可综合的语法子集2 特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1i5LMUUD 参数定义：parameter。 Parameter用于申明一些常量，主要是便于模块的移植或升级时的修改。一个基本的module，通常一定包括module…endmodule语法和任意两种端口申明（通常我们所设计的模块一定是有输入和输出的），parameter则不一定，但是对于一个可读性强的代码来说也是不可少的。这样一个基本的module如下： module <模块命名>(<端口命名1>, <端口命名2>, ...); // 输入端口申明 input <端口命名1>; input wire <端口命名2>; input [<最高位>:<最低位>]<端口命名3>; ... // 输出端口申明 output <端口命名4>; output [<最高位>:<最低位>]<端口命名5>; output reg [<最高位>:<最低位>]<端口命名6>; ... // 双向（输入输出）端口申明 inout <端口命名7>; inout [<最高位>:<最低位>]<端口命名8>; ... // 参数定义 parameter <参数命名1> = <默认值1>; parameter [<最高位>:<最低位>]<参数命名2> = <默认值2>; ... // 具体功能逻辑代码 ... endmodule 注：“//”后的内容为注释。信号类型：wire,reg等。如图5.1所示，在这个简单的电路中，分别定义两个寄存器（reg）锁存当前的输入din。每个时钟clk上升沿到来时，reg都会锁存到最新的输入数据，而wire就是这两个reg之间直接的连线。作为input或inout的信号端口只能是wire型，而output则可以是wire也可以是reg。需要特别说明的是，虽然在代码中我们可以定义信号为wire或reg类型，但是实际的电路实现是否和我们预先的一致还要看综合工具的表现。例如reg定义的信号通常会被综合为一个寄存器（rigister），但这有一个前提，就是这个reg信号必须是在某个由特定信号边沿敏感触发的always语句中被赋值。图5.1 reg和wire示例图 Wire和reg的一些常见用法示例如下： // 定义一个wire信号 wire ; // 给一个定义的wire信号直接连接赋值 // 该定义等同于分别定义一个wire信号和使用assign语句进行赋值 wire =<常量或变量赋值>; // 定义一个多bit的wire信号 wire [<最高位>:<最低位>] ; // 定义一个reg信号 reg ; // 定义一个赋初值的reg信号 reg =<初始值>; // 定义一个多bit的reg信号 reg [<最高位>:<最低位>] ; // 定义一个赋初值的多bit的reg信号 reg [<最高位>:<最低位>] = <初始值>; // 定义一个二维的多bit的reg信号 reg [<最高位>:<最低位>] [<最高位>:<最低位>]; ` 0
2017-12-12 20:43:28　　评论淘帖0 举报相关推荐 • 勇敢的芯伴你玩转Altera FPGA连载30：可综合的语法子集1 3040 • 勇敢的芯伴你玩转Altera FPGA连载33：可综合的语法子集4 2370 • 勇敢的芯伴你玩转Altera FPGA连载32：可综合的语法子集3 2268 • verilog可综合的语法子集 1374 • 勇敢的芯伴你玩转Altera FPGA连载10：电源电路 3419 • 勇敢的芯伴你玩转Altera FPGA连载61：PLL概述 3125 • 勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL 4187 • 勇敢的芯伴你玩转Altera FPGA连载29：语法学习的经验之谈 3946 • 勇敢的芯伴你玩转Altera FPGA连载2: FPGA、ASIC和ASSP 4808 • 勇敢的芯伴你玩转Altera FPGA连载51：Altera FPGA配置方式概述 3444