完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
画原理图时有器件的格点与原理图对不上,线很难连接(设置器件时引脚间隔比较小);可如果设置引脚间隔格点比较多时,原理图占位过大,比较浪费空间,求问有没有合适的引脚间隔格点数~
|
|
相关推荐
1个回答
|
|
这个都是根据设计自定的 我一般会选间隔大一点 方便连线
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
分享资深硬件工程师用cadence仿真DDR3 SDRAM视频---- sigxplorer信号完整性仿真例子 ...
64188 浏览 292 评论
4913 浏览 1 评论
26454 浏览 2 评论
李增老师:Cadence Allegro 17.2 如何制作逼真的3D PCB模型和进行3D设计检查
9804 浏览 11 评论
Cadence 17.2的brd能有什么方法用16.6的打开吗?
34277 浏览 2 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-4-26 17:20 , Processed in 0.456470 second(s), Total 41, Slave 34 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号