ruikundianzi的专栏_电子工程师 - 电子技术论坛

ruikundianzi

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wafer、die、cell是什么？它们有何关系和区别呢？
2023-12-27 13:45

可能你偶尔会听见硬件工程师，或者芯片设计工程师讲述一些专业名词，比如今天说的wafer、die、cell等。...

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verilog语法-如何使用function提高效率？
2023-12-25 15:27

function的作用返回一个数值，此数值由一串组合逻辑代码计算得到。...

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一种使用fifo节约资源降低功耗的设计方法
2023-12-15 16:34

本案例中，我们讲解一种使用fifo节约资源，降低功耗的设计。...

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SoC常见问题 - axi deadlock
2023-12-7 09:45

现在假设M1发给S1的请求ID可以是1，2，3，M1发给S2的ID可以是3，4，5。现在M1分别发起了两组outstanding传输给S1和S2，RID是随机的，也就是ARID_S1和ARID_S2存在都是3的可能。...

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流片Corner Wafer介绍
2023-12-1 13:31

芯片制造是一个物理过程，存在着工艺偏差（包括掺杂浓度、扩散深度、刻蚀程度等），导致不同批次之间，同一批次不同晶圆之间，同一晶圆不同芯片之间情况都是不相同的。在一片wafer上，不可能每点的载流子平均漂移速度都是一样的，随...

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形式验证最佳实践之五：收尾和总结
2023-11-29 16:52

在收集覆盖率之前，我们首先需要定义我们想要观察的内容。与模拟中的代码覆盖类似，正式覆盖可以观察分支、语句、条件和表达式。它还可以观察功能覆盖所定义的覆盖点。所有这些都被称为 "覆盖项"（CI）。...

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IC设计：ram的应用 - 位宽转换
2023-11-27 17:18

存储模块是由寄存器搭建的。那么需要多大存储模块呢？32和40的最小公倍数为160，极限场景下，只需要160bit的寄存器作为存储就够了，但是读操作通常晚于写操作，并且考虑到时钟有抖动有偏移，为了避免溢出...

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形式化验证最佳实践之三：实现端到端属性
2023-11-24 14:48

实际上，让我们从一个不是端到端但对高速缓存至关重要的属性开始。该属性是我们唯一需要检查内部细节的属性。它可以验证缓存中的命中请求是否只有一种命中方式。如果不遵守这一点，那么在读取或写入哪种数据时就会非常模糊。...

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IC设计中关于ram的应用
2023-11-17 17:36

统计有效数据包的个数。假设数据中存在pkt_id，pkt_id为0~63，则ram的深度为64。pkt_id用于作为读写地址。RAM读延时为3个时钟周期。...

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现在公司里做设计是用SV还是Verilog？
2023-11-15 17:43

数字电路设计主要就是，选择器、全加器、比较器，乘法器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。...

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认识RISC-V可信执行环境（TEE）：Risc-V Keystone
2023-11-13 16:56

Security Monitor (SM) 是具有小型 TCB 的 M 模式软件。SM 提供了一个接口来管理 enclave 的生命周期以及利用平台特定的功能。SM 执行大部分 Keystone 的安全保证，因为它管理 ...

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MIPI在下一代边缘AI物联网设备中有何应用？
2023-11-9 10:29

数据处理的历史始于 20 世纪 60 年代，当时的集中式现场大型机后来演变为分布式客户端服务器。...

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如何高效替换Soft IP中的标准cell
2023-11-9 10:07

我们在购买soft IP的时候，vendor提供的是通用的verilog/system verilog的代码，而在不同的项目中，我们采用的工艺不一样，因此所需的memory 和同步cell不一样。通用的soft IP是如...

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异步FIFO设计之格雷码
2023-11-1 17:37

相邻的格雷码只有1bit的差异，因此格雷码常常用于异步fifo设计中，保证afifo的读地址（或写地址）被写时钟（或读时钟）采样时最多只有1bit发生跳变。...

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systemverilog：logic比reg更有优势
2023-10-26 09:32

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的reg很接近。但是logic有个很明显的优势，不允许多驱动。...

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