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  • 发布了文章 2023-1-5 15:23
    查找操作:输入待查数据,返回该数据被存储的地址。这也是CAM的最主要用途,它能够从巨大的数据库中进行快速查找,并且返回最佳的匹配地址,最快查找速度能达到每秒一亿次以上。...
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  • 发布了文章 2022-12-28 15:27
    Transaction Model主要是将BUS连在了一起。这些模块之间不再是两两互联,而是根据架构设计通过BUS Arbiter连接。需要注意的是这个地方Arbiter还是功能级的实现。这个步骤可以验证地址空间是不是对的,互联是不是通的等...
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  • 发布了文章 2022-12-26 15:25
    在芯片设计过程中,模块接口信号的描述是一件非常重要的事情,好的描述既能够方便他人理解,又能够及时发现问题。比如说,互联信号描述互相检查的时候能够及时发现理解不一致。...
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  • 发布了文章 2022-12-26 15:21
    时钟域clock domain:以寄存器捕获的时钟来划分时钟域。单时钟域single clock domain,数据发送和接收是同一个时钟。...
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  • 发布了文章 2022-12-21 14:26
    系统函数$readmemh和$readmemb分别用来读取十六进制文件和二进制文件。貌似没有读十进制的。txt中的数据每行一个不需要逗号和最后一个数据后面的分号,数据格式对应。更多使用可以查询IEEE的Verilog语法手册。...
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  • 发布了文章 2022-12-21 14:10
    因为RTL freeze前,你可以通过修改RTL来更正你发现的bug。然而RTL freeze之后,后端人员做好了floorplan,或者已经开始布局布线,这个时候再去重新做一遍,既耗时耗力,又会惹怒后端。这显然不是好的选择。...
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  • 发布了文章 2022-12-14 13:44
    而今,除了少数应用外,最先进的处理节点对所有应用而言都太过昂贵。在大多数情况下,架构创新是提供更高性能的唯一途径。对于计算要求较高的应用而言,理想情况下,处理器架构应与计算工作负载相匹配。...
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  • 发布了文章 2022-12-12 13:54
    某种意义上来说,芯片很脆弱。在生产中,外界环境的各种变化,比如PVT,都可能会使芯片产生不同的误差,从而导致同一晶圆上不同区域上的芯片里的晶体管速度变快或变慢,从而产生corner的概念。...
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  • 发布了文章 2022-12-5 13:57
    Verilog提供了很多对文件操作的系统任务和函数,例如打开关闭文件、向文件写入值、从文件读出值等等。...
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  • 发布了文章 2022-12-5 12:28
    由于门控时钟逻辑具有一定的开销,因此数据宽度过小不适合做clockgating。一般情况下,数据宽度大于8比特时建议采用门控时钟。...
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  • 发布了文章 2022-11-30 12:32
    集成电路的设计十分复杂,动辄使用数百万到数十亿个逻辑门数量(gate count),每一个逻辑门和其他器件的电性参数必须同时达到标准,否则芯片可能无法正常运作。一片晶圆通常有数十到数万个芯片,保持制程的均一性相当重要。...
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  • 发布了文章 2022-11-28 15:00
    公司目前主要产品的为ezchip集成设计工具。通过web服务在线配置或文本描述的方式输入设计意图,该工具可自动完成芯片集成HDL源代码、设计文档、验证环境及时序约束脚本的设计,通过与目前主流EDA工具的协同工作,可极大地节省SoC集成设计/...
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  • 发布了文章 2022-11-23 15:48
    得益于高度的灵活性和强大的并行处理能力,FPGA可以在云、端、及其中间的全部应用中发挥作用,市场规模不断扩大。...
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  • 发布了文章 2022-11-23 14:14
    Verilog 2005 版本支持使用省略位宽的方式赋值,’b,’d,’h,采用省略位宽的方式可以向左主动补齐,如果省略了进制符合b/d/h/o,则默认是十进制。...
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  • 发布了文章 2022-11-16 12:32
    是什么造就了一个好的模拟 IP?具体来说,创建一个好的模拟 IP 需要什么?合适的电路架构至关重要。对于商业产品,架构应该是稳定、健壮的,并且对工艺和生产变化有足够的容忍度。...
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