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明德扬FPGA兰老师

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发布了帖子 2021-3-19 11:23

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FIFO中的空信号有延迟怎么办？

明德扬FPGA兰老师
客服广州健飞通信

1.写数据之后，过一段时间empty信号才变低，这个延时是FIFO的特性，是固有的； 2.其次，这个空指示信号的延时不会对设计有影响：空信号一般用于读侧，有数据就读，没数据就不读，是不关心延时的。 3.FIFO里空信号和 ...

来源：FPGA|CPLD|ASIC论坛标签： FIFO

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