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dbuK_Lauren_FPG

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MMCM的过滤抖动效果如何？
2021-2-2 16:39

MMCM的一个重要功能就是过滤抖动，更准确地说是改善抖动。使用MMCM时，建议直接调用IP Core Clocking Wizard，而不要使用原语。如果MMCM仅仅用作改善抖动，那么要求输出时钟频率和输入时钟频率...

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如何生成ROM的coe文件?
2021-2-11 11:43

在生成ROM时需要提供coe文件，如下图所示。这个coe文件本质上就是Memory的初始化文件，Xilinx对其有具体的格式要求。 coe文件格式 coe文件格式要求如下图所示，其中前两行是固定的。其中第一行定义...

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Versal系列芯片三个产品的基础知识
2021-2-11 11:27

Versal中的三个引擎Versal芯片是业界第一款自适应加速计算平台（ACAP：Adaptive Compute Acceleration Platform），同时也是一款异构计算平台，因为它将三种引擎集成于其中。这三...

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如何操作ECO方式更新RAM/ROM初始值更方便？
2021-2-14 11:42

各种类型的Memory在FPGA设计中被广泛使用，例如单端口RAM、简单双端口RAM、真双端口RAM、单端口ROM以及双端口ROM。这些RAM或ROM都可通过coe文件的形式定义其初始值。那么可能在实际应用中会出现这样一...

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如何生成实例化模板？
2020-12-30 16:23

在ISE中，可以很方便地生成RTL模块的实例化模板，Vivado其实也有这个功能，只是要通过Tcl命令实现，而且这个命令隐藏的比较深。以Vivado 2020.2为例，在菜单下选择Tools，点击其中的XHub St...

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DFX设计中的几个问题及其解决方案
2020-12-17 09:24

问题1：对于DFX（Dynamic FunctioneXchange）设计，如果出现如下Error信息，该如何解决？ ERROR:[DRC HDPR-6]Logic illegally placed:Cel...

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Vivado每个子步骤在综合之后要分析什么呢？
2020-12-5 09:47

Vivado提出了UFDM（UltraFast Design Methodology）设计方法学，其核心思想是尽可能在设计初期发现潜在问题并解决。毕竟，越是在后期发现问题，越难发现关键问题，解决起来越费力，甚至会出现牵一...

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用Tcl实现Vivado设计全流程
2020-11-20 10:56

设置芯片型号，设置源文件位置，设置生成文件位置，添加设计源文件，流程命令，生成网表文件，设计分析，生成bitstream文件。其中，流程命令是指综合、优化、布局、物理优化和布线。...

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Vivado提供了一种以IP为核心的设计理念
2020-11-20 10:53

打开一个Block Design，就像打开一个空白画布一样，根据需要添加相应的IP：在“画布”的空白处点击鼠标右键，选择AddIP或者直接点击快捷栏中的“+”（如下图所示）。在弹出的对话框中输入IP名称，选中IP名称双击...

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先看看ARRAY_PARTITION的基本语法
2020-11-20 10:48

在这里有两个个重要的参数type和factor，其中type有三个可选值，分别为block、cyclic和complete。我们看看三者到底有什么区别。为便于说明，这里我们以一个数组长度为12的一维数组A[12]为例。...

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如何不建Vivado工程，也能看Device视图呢
2020-11-13 18:11

在FPGA设计与开发中，Device视图和Package视图发挥着重要的作用。在Device视图下：可以查看FPGA芯片可用资源例如：LUT、FF、BRAM、DSP、URAM等的个数；可以查看关键资源的分布情况例...

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Vivado HLS和Vitis HLS 两者之间有什么区别
2020-11-5 17:43

Vivado HLS 2020.1将是Vivado HLS的最后一个版本，取而代之的是VitisHLS。那么两者之间有什么区别呢？ Default User Control Settings 在Vitis HLS下，一个...

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DSP48的演变史
2020-10-30 17:16

DSP48最早出现在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和Virtex-II Pro中就已经有了专用的18x18的乘法器，不过DSP48可不只是乘法器，其功能更加多样化。DSP48...

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并行加法的高效实现
2020-10-23 09:40

此电路对应的RTL代码如下图所示，这里我们使用了SystemVerilog来描述。输入a和b均为4个12-bit数据构成的数组。输出p也是4个12-bit构成的数组。代码第17行至第23行是核心部分，包括了对输入、输出添...

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如何用Tcl实现Vivado设计流程介绍
2020-10-21 10:58

Vivado有两种工作模式：project模式和non-project模式。这两种模式都可以借助VivadoIDE或Tcl命令来运行。相比之下，VivadoIDE给project模式提供了更多的好处，而Tcl命令使得no...

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