dbuK_Lauren_FPG的专栏_电子工程师 - 电子技术论坛

dbuK_Lauren_FPG

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如何给每个RM添加约束？
2023-8-17 09:23

在常规非DFX（DynamicFunction eXchange）的Vivado设计中，我们可能会碰到给某一个指定的模块添加特定的约束。这时一个简单的方法就是将这些约束单独写在一个.xdc或.tcl文件中，然后将其添加到...

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如何对传统的非DFX设计进行调试呢？
2023-8-10 09:07

对传统的非DFX设计进行调试时，一个重要环节是插入ILA（Integrated Logic Analyzer，集成逻辑分析仪）。...

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时钟偏移对时序收敛有什么影响呢？
2023-8-3 09:27

FPGA设计中的绝大部分电路为同步时序电路，其基本模型为“寄存器+组合逻辑+寄存器”。同步意味着时序路径上的所有寄存器在时钟信号的驱动下步调一致地运作。...

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浅析HLS的任务级并行性
2023-7-27 09:21

HLS的任务级并行性（Task-level Parallelism）分为两种：一种是控制驱动型；一种是数据驱动型。...

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基于HLS之任务级并行编程
2023-7-27 09:22

HLS任务级编程第一篇文章可看这里： HLS之任务级并行编程 HLS的任务级并行性（Task-level Parallelism）分为两种：一种是控制驱动型；一种是数据驱动型。对于控制驱动型，用户要手工添加DATAF...

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异步复位同步释放有多个时钟域时如何处理异步复位同步释放的策略
2023-7-20 09:04

对于从FPGA外部进来的信号，我们通常采用“异步复位同步释放的策略”，具体电路如下图所示。...

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如何让同一层次的模块在布局时更紧凑一些
2023-6-15 09:26

在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序违例。对此，我们可以通过相对位置约束或绝对位置约束来限定相关逻辑的位置关系。就相对位置约束而言，即使芯片型号发生了改变也...

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让同一层次的模块在布局时更紧凑一些的方法
2023-6-15 09:23

在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序违例。...

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时钟抖动的几种类型
2023-6-9 09:40

先来聊一聊什么是时钟抖动。时钟抖动实际上是相比于理想时钟的时钟边沿位置，实际时钟的时钟边沿的偏差，偏差越大，抖动越大。实际上，时钟源例如PLL是无法产生一个绝对干净的时钟。这就意味着时钟边沿出现在理想值附近的一个范围内，...

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时钟抖动会影响建立时间和保持时间违例吗？
2023-6-2 09:09

首先，我们需要理解什么是时钟抖动。简而言之，时钟抖动（Jitter）反映的是时钟源在时钟边沿的不确定性（Clock Uncertainty）。...

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跨时钟域电路设计总结
2023-5-18 09:18

跨时钟域操作包括同步跨时钟域操作和异步跨时钟域操作。...

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跨时钟域电路设计：多位宽数据通过FIFO跨时钟域
2023-5-11 14:01

FIFO是实现多位宽数据的异步跨时钟域操作的常用方法，相比于握手方式，FIFO一方面允许发送端在每个时钟周期都发送数据，另一方面还可以对数据进行缓存。需要注意的是对FIFO控制信号的管理，以避免发生“写满”后继续写或“读...

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多位宽数据通过握手方式跨时钟域
2023-5-6 09:22

对于多位宽数据，我们可以采用握手方式实现跨时钟域操作。该方式可直接使用xpm_cdc_handshake实现，如下图所示。...

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跨时钟域电路设计：单周期脉冲信号如何跨时钟域
2023-4-20 09:38

参数REG_OUTPUT用于确定是否对最终输出信号寄存；参数RST_USED用于确定是否使用复位信号；参数SIM_ASSERT_CHK则用于确定是否显示仿真信息。从输入/输出端口来看，源端时钟域的输入信号为src_pul...

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单位宽信号如何跨时钟域
2023-4-13 09:11

单位宽（Single bit）信号即该信号的位宽为1，通常控制信号居多。对于此类信号，如需跨时钟域可直接使用xpm_cdc_single...

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