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卿小小_9e6
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学生 中科驭数
北京 海淀 丨 设计开发工程师
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他的提问 2 他的回答 430 去回答
  • 回答了问题 2023-5-23 18:49

    Occamy RISC-V 前景如何

    jf_84491108
    教职工
    建议从通用的RSIC-V着手，小众的局限性比较多。
  • 回答了问题 2023-5-23 18:48

    哪款RISC-V芯片最便宜

    zealsoft
    副研究员
    沁恒微和兆易创新
  • 回答了问题 2023-5-16 18:19

    Zynq PCIe电路设计

    jf_25932558
    无
    //------说明 这个问题属于硬件问题，不算FPGA的问题。 //------思路 1.“连接器+金手指”工作正常，说明阻抗匹配无问题； 2.“连接器”工作异常，说明阻抗匹配存在问题； 3.建议尝试PCIE-1.0（Gen1.0），且1X的模式 ...
  • 回答了问题 2023-5-16 18:09

    为什么我fpga的io口输出速率只能做到8mhz呢？

    蔡甸一角
    从硬件角度分析，你的IO管脚需要添加RC器件来提高输出速率。 如果只有8MHz的工作频率，检查输入时钟或者时钟分配参数是否正确。
  • 回答了问题 2023-5-4 17:41

    CPLD驱动PCF8591ADC采样老是零

    chenbingjy
    工程师 人先医疗科技有限公司
    假如读取的数据全为零，需要检查I2C链路是否缺少上拉电阻； 加入读取的数据全为0xff，需要检查访问地址和寄存器是否正确。 依据你的现象描述，需要检查硬件电路。注意此时的管脚内部上拉是无效的，必须外部电路有上 ...
  • 回答了问题 2023-5-4 17:06

    FPGA烧写文件的问题

    chenbingjy
    工程师 人先医疗科技有限公司
    //------JTAG JTAG支持在线调试模式的sof文件，以及烧录jic文件。（sof转成jic文件） //------固化 通常固化使用pof文件；也有通过JTAG烧录jic文件的方式。 //------调试DEBUG 对于你用的FPGA来讲，需要结合Signal-T ...
  • 回答了问题 2023-4-26 20:17

    Vivado生成IP核

    h1654155965.7289
    工程师
    //------ 不管哪种情况（modelsim、打开ise工程），理论上讲对vivado工具和工程无影响。 //------可能原因： 截图现象是IP的文件缺失，通常有三种相对常见的情况可能会导致该种情况（不止这三种）： 1.IP刚刚创建， ...
  • 回答了问题 2023-4-19 12:48

    黑金Xilinx7020扩展板PCB出板文件

    张立彬
    学生
    直接挂在“闲鱼”上静待有缘人……
  • 回答了问题 2023-4-19 12:47

    对于有两块flash的xilinx fpga，vivado中是否可以指定烧录哪个flash

    jf_81714052
    没有
    程序烧录默认Bank0的QSPI。 对于你的原理图，即U133的QSPI-flash用来烧录bit文件。 至于选择memory-part的图片，和具体硬件连了几个FLASH没关系，它的意思是memory支持列表有这么多型号可以使用。 ...
  • 回答了问题 2023-4-15 17:34

    用Verilog如何给数组赋值

    chenbingjy
    工程师 人先医疗科技有限公司
    参考这个链接：
  • 回答了问题 2023-4-14 17:10

    CPLD驱动tlc5615的问题

    chenbingjy
    工程师 人先医疗科技有限公司
    //------下述两种方法仅供参考 //---方法一 在CPLD调用RAM的IP，然后在RAM的配置界面选择使用文件进行RAM初始化。 初始化内容就是你的ROM里面的数据。 //---方法二 写一个数组或者寄存器列表，手动敲代码进行初始化 ...
  • 回答了问题 2023-4-14 09:19

    高云FPGA芯片not wakes up

    十行雨
    无
    高云的FPGA只用过一次，经验不多。 “NOT wakes up”是不是需要你在完成程序固化后断电拔掉JTAG，然后重新上电？
  • 回答了问题 2023-4-14 09:15

    夏宇闻老师书第16章例子仿真的问题

    chenbingjy
    工程师 人先医疗科技有限公司
    应该是数组定义的问题： 数组data_mem编号是0~255； 而ROM编号是1~2047，它没有编号0，因此比较的时候地址需要“+1”.
  • 回答了问题 2023-4-10 14:59

    FPGA外接50MHZ的晶振运行时刷新频率是多少呢？

    河神大人
    深圳大学
    //------FPGA的晶振 通常情况下，FPGA允许接入的晶振频率和器件特性有关。 通俗来讲，FPGA内部的PLL/MMCM/Clock这些时钟倍频模块的时钟输入范围是你选取晶振的依据。 即便不使用FPGA内部的时钟模块，也建议参考其时 ...
  • 回答了问题 2023-4-10 11:03

    请问FPGA模块如何通过USB与PC的通信？

    小马哥996
    USB的整体开发流程比较琐碎，设计软硬件的诸多问题，难度中等。 参考这个：
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