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  • 回答了问题 2020-6-16 07:43

    virtex5 xc5vfx30t FPGA配置问题如何解决

    检查配置用户指南(ug191)了解配置顺序。 监视以下信号并与ug191.INITPROGDON的预期操作进行比较。确保您发现切换以下JTAG信号.TCKTDITDOTMS此外,转到调试 - >读取设备状态。这将给出配置寄存器的状态。 您可以根 ...
  • 回答了问题 2020-6-16 06:47

    如何使用Platform Flash XL示例完成Virtex-5 Master Serial?

    有关参考原理图和使用指南,请参阅platform flash XL用户指南http://www.xilinx.com/support/documentation/user_guides/ug438.pdf -------------------------------------------------- ------------------------- ...
  • 回答了问题 2020-6-16 06:27

    Virtex 6 MMCM VCO范围扩展是怎么回事

    请检查设计中可能的输入和输出时钟组合所需的Mult,Divide和输出分频器值。 由于Mult,Divide和输出分频器中的每一个都可以支持一系列值,因此您可以找到值的组合,以确保VCO频率在该范围内。 当输入时钟动态变化时 ...
  • 回答了问题 2020-6-15 16:07

    可以使用任何具有SelectIO功能的引脚吗

    正如Krishna所指出的那样......我们知道你打算使用的配置模式......这样可以确保建议很好......你可以参考配置用户指南(ug191)和引脚规划用户指南(ug195) Virtex-5器件。 他们为您提供所有必需的信息。 ------- ...
  • 回答了问题 2020-6-1 17:18

    如何运行Vcco为1.8伏的主串行模式?

    以下是与图2-6相关的注释中的信息。 如果VCCO_2为1.8V,则VCCAUX必须为2.5V。 如果VCCO_2为2.5V或3.3V,VCCAUX可以是2.5V或3.3V。这意味着VCCO_2可以是1.8V(或)2.5V。 ------------------------------------------ ...
  • 回答了问题 2020-6-1 16:47

    如何运行Vcco为1.8伏的主串行模式?

    以下是与图2-6相关的注释中的信息。 如果VCCO_2为1.8V,则VCCAUX必须为2.5V。 如果VCCO_2为2.5V或3.3V,VCCAUX可以是2.5V或3.3V。这意味着VCCO_2可以是1.8V(或)2.5V。 ------------------------------------------ ...
  • 回答了问题 2020-6-1 13:47

    如何帮助另一个DONE引脚保持低电平

    如何根据第141页的UG380的音符1禁用DONE引脚? 1. DONE引脚默认为开漏输出,需要外部上拉 电阻。 对于除第一个以外的所有设备,必须禁用DONE上的活动驱动程序。 对于链中的第一个设备,可以启用DONE上的活动驱动程序 ...
  • 回答了问题 2020-6-1 12:45

    如何帮助另一个DONE引脚保持低电平

    1.请发布两个FPGA的状态寄存器详细信息以了解问题2。 你是如何生成.mcs文件的? -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- ...
  • 回答了问题 2020-5-29 17:28

    如何使用IPROG从加密映像引导?

    INIT_B引脚状态显示为LOW,GHIGH状态显示为0.看起来配置数据错误地接收到FPGA。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- ...
  • 回答了问题 2020-5-25 16:19

    带有-3 Zynq板的定制板上配置12G SDI Rx存在误差的解决办法?

    你能用IBERT检查12G的链接吗? 进行眼睛扫描以检查链路是否存在任何信号完整性问题。验证参考时钟是否满足所需的相位噪声模板。 有关详细信息,请查看AR#44549(https://www.xilinx.com/support/answers/44549.html ...
  • 回答了问题 2020-5-21 11:03

    在FPGA上生成位文件和转储时无法看到输出是为什么?

    你能尝试将GT设置为环回模式吗? 这有助于确认设计是否正确移植到电路板上。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- - ...
  • 回答了问题 2020-5-20 16:19

    10Gb子系统示例如何设计

    预计10G IF的TX_P和TX_N端口上的活动。 当用户不通过接口发送数据包时,IP将发送空闲字符。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方 ...
  • 回答了问题 2020-5-20 11:12

    无法从EP_Gent3x1_X1Y0访问地址空间怎么回事

    这是您无法写入的唯一注册空间吗? -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- ---------------------------------------- ...
  • 回答了问题 2020-5-20 10:55

    加载比特流到device.ibert核心没有显示任何链接是为什么?

    在为您的电路板生成IBERT核心时,需要交叉验证3件事。 GT四驱试验2。 四个GT参考时钟连接到哪个3。 如果系统时钟由单独的时钟驱动,则是否正确指定了LOC约束。 -------------------------------------------------- ...
  • 回答了问题 2020-5-20 09:32

    Kintex IO最大容差怎么回事

    是。 任何超过绝对最大额定值的电压都会损害FPGA。 基本上,长期可靠性将受到影响。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案----- ...
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