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姚庭芳

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他的提问 52 他的回答 661 去回答

回答了问题 2021-1-27 16:59

栅极驱动器是什么

你是我的菠菜21

　　时序：　　栅极驱动器时序参数对评估其性能至关重要。包括ADuM4120在内的所有栅极驱动器的一个常见时序规格（如图5所示）是驱动器的传播延迟（tD），其定义为输入边沿传播到输出所需的时间。如图5所示，上升传 ...
回答了问题 2021-1-26 15:24

电机电磁设计的注意事项

JasonXiong

6、槽形边缘不要有尖角槽形的设计应考虑便于冲模的制造。冲模淬火时．凹槽尖角处常因应力集中而产生裂纹。园角还有助于延长冲模寿命。槽形设计其边缘处应尽量采用圆角，圆角半径应不小于1mm。 7、尽量用圆底槽代替 ...
回答了问题 2020-11-5 15:45

请问如何实现协同过滤算法？

yhsales

为相似的用户提供推荐物品为用户C推荐商品当我们需要对用户C推荐商品时，首先我们检查之前的相似度列表，发现用户C和用户D和E的相似度较高。换句话说这三个用户是一个群体，拥有相同的偏好。因此，我们可以对用户C ...
回答了问题 2020-8-24 10:23

UG480 XADC如何输入信号并观察它是否正常工作？

lizhongrui

你好@ macellan85 阅读随参考设计提供的readme.txt文件。您需要运行命令：create_project以在获取ug480_setup.tcl之后构建项目谢谢，维奈 -------------------------------------------------- ---------------- ...
回答了问题 2020-8-21 08:49

原子的4.3寸电容屏，我移植的emwin，速度只有8435000是快还是慢？

surezc

朋友你好，能共享下F207触摸的驱动吗，我用STM32F207ZGT6 FSMC能显示了，现在触摸这一块有问题。主要是ctiic.h、ctiic.c、ott2001a.h、ott2001a.c、touch.h、touch.c这几个文件，我的邮箱zl308424@163.com，谢谢了 ...
回答了问题 2020-8-17 10:39

使用FPGA来实现FC协议的方法？

xuyin8425

你好@ shabbulife 您必须选择“从头开始”模板并配置IP。您可以在virtex6中生成FC IP，并使用此参考来选择配置IP的不同选项。有关不同选项的参考，请查看本产品指南：https：//www.xilinx.com/support/documentati ...
回答了问题 2020-8-17 10:36

tcl脚本属于UG480，XADC参考设计不会创建项目文件?

lizhongrui

你好@ macellan85 我按照readme.txt中提到的步骤下载了UG480文件并成功运行了设计。以下是我在Vivado 2016.3中遵循的步骤： 1.开启Vivado 2016.3 Tcl Shell 2.使用cd导航到文件位置 3.运行命令：sourceug480_setup. ...
回答了问题 2020-8-17 09:30

tcl脚本属于UG480，XADC参考设计不会创建项目文件?

lizhongrui

你好@ macellan85 你能分享确切的错误信息吗？或者在这里分享vivado.log文件另外，我建议使用source file_name.tcl而不是运行source * .tcl 谢谢，维奈 -------------------------------------------------- --- ...
回答了问题 2020-8-17 09:29

AD变换后的值不能在串口助手上输出是什么原因？

60user66

原子哥，板子上的TIMER4 和TIMER2一样么？都是16位的？
回答了问题 2020-8-14 09:35

请问如何在设计中使用IP？

lizhongrui

你好@ macellan85 在附加的TL_Counter.vhd中，有一个时钟向导IP的实例化。见下面的快照：谢谢，维奈 -------------------------------------------------- ------------------------------------------您是否尝 ...
回答了问题 2020-8-13 10:39

如何设计一个新的Virtex-7板？

hgjhgd

你好@ helmutforren 查看此答复记录：https：//www.xilinx.com/support/answers/42901.html 您必须使用DxDesigner工具打开文件（vc707_Schematic_Source_rdf0151_rev1_0）谢谢，维奈 ---------------------------- ...
回答了问题 2020-8-13 09:46

如何设计一个新的Virtex-7板？

hgjhgd

你好@ helmutforren 检查以下链接： https://www.xilinx.com/support/answers/66757.html https://www.xilinx.com/products/boards-and-kits/ek-v7-vc707-g.html?resultsTablePreSelect=documenttype:Board%20Files# ...
回答了问题 2020-8-13 09:22

如何设计一个新的Virtex-7板？

hgjhgd

你好@ helmutforren 查看此答复记录：https：//www.xilinx.com/support/answers/42901.html 您必须使用DxDesigner工具打开文件（vc707_Schematic_Source_rdf0151_rev1_0）谢谢，维奈 ---------------------------- ...
回答了问题 2020-8-11 11:20

请问如何在K7的IP核-JESD204_phy中使用GTGREFCLK？

tangxi123

你好@ bilkaka 请尝试以下步骤更改设置：开放式合成设计在原理图中选择GT 在“属性”窗口中，查找CPLLREFCLKSEL并更改其值。谢谢，维奈 -------------------------------------------------- ----------------- ...
回答了问题 2020-8-11 11:07

请问如何设置动态和实时改变Artix FPGA中MMCM时钟的相移？

60user143

你好@ waipong PSCLK的频率是多少？一旦MMCM锁定，你是在断言PSEN信号吗？ LOCKED信号的状态是什么？谢谢，维奈 -------------------------------------------------- --------------------------------------- ...

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