陈玉筠的回答_电子工程师 - 电子技术论坛 - 广受欢迎的专业电子论坛!

发帖

陈玉筠

经验：积分：139

查看完整档案 >>

+关注发私信

他的提问 54 他的回答 505 去回答

回答了问题 2020-6-15 11:29

是否需要使用内存芯片来存储这些数据？

60user170

所以，有几条评论.... 首先 - 你说3GHz ????? 多少位？界面有多快？设计以非常高的时钟速率从ADC捕获数据的接口本身就是一个挑战 - 您需要确保已经分析了接口的时序以及此速率的接口所需的所有相关带宽要求。按照 ...
回答了问题 2020-6-15 10:41

是否需要使用内存芯片来存储这些数据？

60user170

如果来自ADC的16MB数据必须在ARM读取之前完全存储（或者ARM读取速度明显慢于聚合ADC写入速度），那么您将需要一些外部存储器。接下来的问题是“什么样的记忆”。 SRAM可以是最简单的存储器类型，但可能太慢而无法 ...
回答了问题 2020-6-14 07:10

如何在Virtex6中配置区域扩展BUFR？

雨小了111

据我所知，BUFR不需要连接到与BUFR相同的区域中的6个区域时钟线之一。在您的情况下，即使BUFR位于x2y0中，如果它不驱动x2y0中的任何隐藏资源，那么它也不会使用该区域中的6个区域时钟网络之一。如果要确保它未在x2 ...
回答了问题 2020-6-14 06:34

如何在Virtex6中配置区域扩展BUFR？

雨小了111

据我所知，BUFR不需要连接到与BUFR相同的区域中的6个区域时钟线之一。在您的情况下，即使BUFR位于x2y0中，如果它不驱动x2y0中的任何隐藏资源，那么它也不会使用该区域中的6个区域时钟网络之一。如果要确保它未在x2 ...
回答了问题 2020-6-13 16:29

是否有人成功地将BRAM或FIFOBRAM原语用于550MHz或更高的设计？

tangxi123

我没有看过CoreGEN FIFO向导，但V5上的本机FIFO确实能够使用内置输出寄存器; UG190是V5器件的用户指南，它显示可以在FIFO18和FIFO36原语上设置属性DO_REG。如果核心生成器不允许您访问它，则只需手动实例化FIFO并 ...
回答了问题 2020-6-12 14:30

请问用chipcope分析设计时如何处理差分时钟？

韦wwwwwww

从错误消息中，您似乎正在尝试查看GTX参考时钟。 GTX参考时钟不是结构时钟 - 它们是专用时钟输入，直接连接到高速收发器的PLL。它们不能用于计时任何结构逻辑，包括chipcope核心（在结构逻辑中实现）。话虽这么说 ...
回答了问题 2020-6-10 16:21

如何能深入的学习一下arduino？

晒肥城之乐

云汉达人邀请回答 arduino的学习，不在于硬件的低层不在于语言的语法不在于有多么的深入不在于多么的高深。而在于创意、创新，是一种idea的火花，之后使用arduino平台，去以最快捷、简单、方便的方式去实现 ...
回答了问题 2020-6-9 06:19

图中的电路原理是什么

link_jin

这是个放大电路 LM358是放大器，可以按照一般放大器的“虚短”“虚断”进行分析，分析两端的放大倍数什么的 TPC8125是电源管理用的MOS管，为东芝公司的产品，相关资料可以在下面网址找到：http://www.mouser.com/ds/ ...
回答了问题 2020-5-29 06:54

nrf24l01如何实时传输数据

60user70

谢谢了! 现在我已经可以实时传送一个变量的值，但我需要实时传输四个变量的值，这该怎么办呢？原子哥赐教！！！
回答了问题 2020-5-26 07:38

能否请将此功能恢复到论坛？

lan876

我现在可以看到大约400个 - 仍然只占“全部”的一小部分...... Avrum
回答了问题 2020-5-26 07:02

能否请将此功能恢复到论坛？

lan876

在过去，我也注意到用户帖子的“查看全部”实际上并未查看所有内容。直到我今天检查，我能够看到几年前的帖子，但不是一直回到我的第一篇文章。我知道帖子本身仍然存在; 书签和谷歌搜索可以找到它们，但“查看全部 ...
回答了问题 2020-5-25 14:27

如何知道MCU的I/O口输出频率范围？

世啊木啊

云汉达人输出频率在datasheet中gpio项目里面有介绍的，希望在用之前查datasheet。这个是个好习惯，遇到不懂得也可以自己去查
回答了问题 2020-5-22 15:32

怎么做才能确保来自FPGA的信号在clk和数据之间具有正确的时序相位关系

cmh8

或许，我这样说，我希望即将出现的clk1和data1应该具有正确的相位重放，以便下次接收时可以将其作为与clk＆amp;数据相同的重新调整进行采样。为了纠正数据样本，我需要多少阶段，1或2？我是否应该始终将IOB设置为 ...
回答了问题 2020-5-22 15:01

怎么做才能确保来自FPGA的信号在clk和数据之间具有正确的时序相位关系

cmh8

我不确定我们是否理解您的要求。 clk和数据进入FPGA - 它们具有已知的时序关系。你需要生成绕过的clk和数据，让我们称它们为clk1和data1作为第一组，clk2和data2作为第二组。你究竟需要什么？您是否希望clk1和clk ...
回答了问题 2020-5-21 14:24

Artix-7时钟路由和放置错误的解决办法？

iujwers

我不知道如何解决这个问题。 sombody可以提供一些提示吗？嗯....你不能...... 对BUFIO的唯一（*）访问来自具有时钟功能的I / O引脚。您选择的引脚不是SRCC或MRCC引脚，因此它们无法访问BUFIO - 它根本无法完成。 ...

1 ...上一页 4 5 6 7 8910 11 12 13 ... 34 / 34 页下一页

ta 的专栏

关注

粉丝

关闭

站长推荐 /6

返回顶部

- 技术社区: HarmonyOS技术社区

RISC-V MCU技术社区

FPGA开发者技术社区

- OpenHarmony开源社区: OpenHarmony开源社区

- 嵌入式论坛: ARM技术论坛

STM32/STM8技术论坛

嵌入式技术论坛

单片机/MCU论坛

RISC-V技术论坛

瑞芯微Rockchip开发者社区

FPGA|CPLD|ASIC论坛

DSP论坛

- 电路图及DIY: 电路设计论坛

DIY及创意

电子元器件论坛

专家问答

- 电源技术论坛: 电源技术论坛

无线充电技术

- 综合技术与应用: 机器人论坛

USB论坛

电机控制

模拟技术

音视频技术

综合技术交流

上位机软件（C/Python/Java等）

- 无线通信论坛: WIFI技术

蓝牙技术

天线|RF射频|微波|雷达技术

- EDA设计论坛: PCB设计论坛

DigiPCBA论坛

Protel|AD|DXP论坛

PADS技术论坛

Allegro论坛

multisim论坛

proteus论坛|仿真论坛

KiCad EDA 中文论坛

DFM|可制造性设计论坛

- 测试测量论坛: LabVIEW论坛

Matlab论坛

测试测量技术

传感技术

- 招聘/交友/外包/交易/杂谈: 项目外包

供需及二手交易

工程师杂谈|交友

招聘|求职|工程师职场

- 官方社区: 发烧友官方/活动

华秋商城

华秋电路

time

recommend

hot

post

—
—
—

版
块
导
航