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陈玉筠

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他的提问 54 他的回答 505 去回答

回答了问题 2018-11-9 12:24

ISE 14.7优化完全不相关的信号

南京恒基诚信

您必须了解ISE中的命名方式...... 合成的结果是BEL的网表（Xilinx Basic ELements）。这些BEL类似于LUT，FF，MUXF7，MUXF8，进位链以及其他时钟，I / O和RAM相关元素。这些BEL中的每一个在合成期间都被赋予名称。 ...
回答了问题 2018-11-9 12:08

ISE 14.7怎么从tcl脚本更改.bit文件名

oduwqoiud

我不确定你可以将它作为bitgen命令的一个选项 - 从Project Navigator中似乎没有一个选项可以控制它。但是，您可以使用Tcl命令“文件重命名”完成bitgen后重命名文件 Avrum 以上来自于谷歌翻译以下为原文 I'm no ...
回答了问题 2018-11-8 12:22

BRAM使用急剧增加

lingjianghui

合成期间有三个黑盒子（可能是IP模块）。 9.黑匣子 -------------- + ------------------------ + ------ + | 参考名称| 二手| + ------------------------ + ------ + | xilinx_mem_65536x64 | 4 | | xilinx_rom ...
回答了问题 2018-11-8 12:07

Vivado自动插入BUFGCTRL

drakannie

您试图推断的时钟结构（这些工具似乎允许您在4个银行中的3个中执行）不应该是合法的。我没有看到任何东西允许时钟“直接”驱动到没有时钟缓冲器的ISERDES。此外，ISERDES明确指出CLK和CLKDIV必须同相，UG471部分“ ...
回答了问题 2018-11-8 11:36

BRAM使用急剧增加

lingjianghui

合成期间有三个黑盒子（可能是IP模块）。 9.黑匣子 -------------- + ------------------------ + ------ + | 参考名称| 二手| + ------------------------ + ------ + | xilinx_mem_65536x64 | 4 | | xilinx_rom ...
回答了问题 2018-11-7 12:24

修改已实施的网表而无需重新合成？

牛牛爱吃草

我还想指出它也可以使用分布式RAM来完成，分布式RAM要便宜得多 - 例如16个LUT可以为你提供16x64的存储空间，并且比块RAM便宜得多。但是，它有点复杂，因为分布式RAM是一位宽 - 所以在分布式RAM中放置一个“字”数据 ...
回答了问题 2018-11-7 11:36

修改已实施的网表而无需重新合成？

牛牛爱吃草

它可以做到，但它很复杂。注意：对于那些阅读下面的人来说，这是一个危险的领域 - 这不是一个“正常”的事情，只有在真正有充分理由的情况下才能进行，并且没有其他方法可以完成你需要的东西。。 Vivado中有许多 ...
回答了问题 2018-11-6 12:16

kc705与iostandard冲突

lizhongrui

这些工具（正确地）告诉您，您的设计中有一个顶级信号没有应用IOSTANDARD（也不是PACKAGE_PIN）。这使得工具可以选择任何位置并使用“DEFAULT”IOSTANDARD作为引脚。 DRC将此标记为违规，因为将此设置中的设计放在 ...
回答了问题 2018-11-6 12:02

使用选项-from[get_clock userclk1]找不到set_false_path约束的有效对象

faceCa

一种可能性是尚未定义时钟。 XDC文件是包含约束命令的脚本。这些命令在项目流程中的适当时间按照由许多因素确定的顺序进行解析和执行。 set_false_path命令显然必须在创建userclk1的create_clock命令之后完成。 ...
回答了问题 2018-11-5 12:55

Vivado在set_clock_groups之后无法应用ASYNC_REG属性

su56789

我尝试了各种模式的set_max_delay，但我总是收到同样的错误，指出它无法找到该对象！该消息告诉您它无法找到该对象。这不会（至少直接）与set_max_delay有关（因此-datapath_only标志不会产生任何影响）。它告诉 ...
回答了问题 2018-11-5 12:11

Vivado在set_clock_groups之后无法应用ASYNC_REG属性

su56789

时序约束和ASYNC_REG并没有真正相互干扰。因此，工具没有将两个同步器FF打包到同一切片中的事实与约束无关...... 该错误表示“约束或不匹配的控制信号”。这里所指的约束是放置约束（LOC或BEL约束），而不是时序约 ...
回答了问题 2018-11-2 12:06

使用ODDR转发多个时钟是否必须实例化几个ODDR？

wang2222222

你究竟是什么意思：确保检查具有许多此类接口的信号完整性（驱动器不超过同时切换输出限制 - SSO）。当输出缓冲器进行转换时，它从VCCO轨引出电流或通过驱动晶体管将电流吸收到GND。这些过渡会产生瞬间的电流尖 ...
回答了问题 2018-11-2 11:47

Xilinx ISE改变信号名称影响实现

tijing忽忽

欢迎来到数字设计的乐趣！这些过程中涉及的许多问题都是“NP难”问题（综合优化和地点和路线都是）。结果他们用启发式“解决”了。 NP问题的启发式求解器本质上是混沌系统。数学混沌的定义意味着对初始条件“极 ...
回答了问题 2018-11-2 11:34

Xilinx ISE改变信号名称影响实现

tijing忽忽

欢迎来到数字设计的乐趣！这些过程中涉及的许多问题都是“NP难”问题（综合优化和地点和路线都是）。结果他们用启发式“解决”了。 NP问题的启发式求解器本质上是混沌系统。数学混沌的定义意味着对初始条件“极 ...
回答了问题 2018-11-1 16:58

我怎么告诉Vivado我的信号是差分的？

胡bbs4

在Xiilnx FPGA系列的IO单元的核心端没有“差分”信号 - 你不能做你想要直接做的事情。虽然我们不能在FPGA内部拥有“差分”信号，但有一个差分输入缓冲器可以向核心提供正负信号 - IBUFDS_DIFF_OUT。所以，（我不 ...

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