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陈玉筠

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他的提问 54 他的回答 505 去回答

回答了问题 2019-3-28 06:36

LUT用作加法器或减法器

xiaoge240

只需编写RTL代码，该工具即可完成。进位链工作的方式是每个LUT接收A操作数的一位和B操作数的一位，产生部分和和进位，然后由进位链处理。认识到A-B只是（A + ~B + 1），编码分配= sub？（A-B）:( A + B）; 将（ ...
回答了问题 2019-3-27 10:29

怎么同步一个计数器使0与12.5MHz时钟上升沿的开始对齐

张友芬1

由于两个时钟是同步的（来自相同的PLL - 可能是相同类型的时钟缓冲器），并且频率比为16：1，看起来你正在试图找出哪个高速时钟周期对应于转换低速时钟。这是一个非常简单的问题...... 您需要做的是在慢（12.5） ...
回答了问题 2019-3-25 14:31

级联模式下的Xilinx DCM数字时钟管理器无法满足时序约束

子璇ALICE

作为传递@ bassman59建议所有逻辑的“启用”信号的替代方法，您可以使用启用作为BUFGCE的EN信号。在功能方面，它们几乎完全相同，并且都需要相同的多循环路径定义。然而，一个使用相当数量的通用路由将EN信号路由 ...
回答了问题 2019-3-25 12:58

请问有PADS常用的快捷键设置吗？

60user37

你看看百度上有详细的
回答了问题 2019-3-22 15:56

RTL与技术原理图怎么更好地查看

wywrtswe

如果您怀疑“连接问题”，如您认为设计的实例和子实例之间可能存在错误连接，那么我将使用RTL原理图。这两个原理图都将为您提供实例化用户模块的准确表示。实际上，如果在合成中打开展平，则只有RTL原理图将保留您 ...
回答了问题 2019-3-22 15:33

RTL与技术原理图怎么更好地查看

wywrtswe

如果您怀疑“连接问题”，如您认为设计的实例和子实例之间可能存在错误连接，那么我将使用RTL原理图。这两个原理图都将为您提供实例化用户模块的准确表示。实际上，如果在合成中打开展平，则只有RTL原理图将保留您 ...
回答了问题 2019-3-20 07:59

可并行添加***办法

净小空空

去做就对了。分配= a + b + c ... 该工具应根据需要进行优化，但如果没有，则强制它构建加法器树分配=（...（（（a + b）+（c + d）+（（e + f）+（g + h）+ ...）您应该能够在10MHz（100ns）的一个时钟周期内完 ...
回答了问题 2019-3-19 13:17

怎么在我的比特流中攻击BRAM

7762642422d

这些都不可能发生...... （我不为Xilinx工作或代表，但是......）我怀疑Xilinx会向任何人发布任何源代码 - 维护问题是一场噩梦。同样，我怀疑你会得到很多支持来修改比特流，而逆向工程可能比你想象的要困难 - 特别 ...
回答了问题 2019-3-19 09:58

FPGA接收图像1280x720失败

vewwerwr

你没有说你正在使用什么技术。如果它是7系列设备，立即转向Vivado。管理拥塞可能是ISE布局的最大问题; Vivado布局器的设计是将拥塞避免作为其基本原则之一。如果你不是7系列，那么你将不得不研究其他事情（包括其 ...
回答了问题 2019-3-14 17:58

MMCM是否适用于40 Mhz或其他输入时钟？

kkusfwe

看起来不像...... 对于V6，fVCOMIN在所有速度等级中都是600MHz。 fVCOMAX在-1速度级别为1200MHz，在-3级时高达1600MHz。所以，-3速度等级几乎不会成功; 将CLKFBOUT_MULT_F和CLKOUT0_DIVIDE_F都设置为16（这是向导 ...
回答了问题 2019-3-14 17:13

MMCM是否适用于40 Mhz或其他输入时钟？

kkusfwe

看起来不像...... 对于V6，fVCOMIN在所有速度等级中都是600MHz。 fVCOMAX在-1速度级别为1200MHz，在-3级时高达1600MHz。所以，-3速度等级几乎不会成功; 将CLKFBOUT_MULT_F和CLKOUT0_DIVIDE_F都设置为16（这是向导 ...
回答了问题 2019-3-13 14:01

有没有办法在FPGA编辑器中使用probe实用程序来探测pad？

上海秉恒

如果信号已经在焊盘上，那么理论上，你可以探测已经打开的焊盘。但是，我假设您无法在电路板上访问此信号（它隐藏在FPGA下，PCB的中间层或其他位置）。你的问题的答案是否定的。 IOB的“绑定站点”侧不是内部信号 ...
回答了问题 2019-3-11 14:39

时钟域跨越fifo时间失败

wznnzw

所以，甚至更好。在8：1反序列化中使用ISERDES（在DDR模式下）。对于8个数据位中的每一个，这将导致每个周期在139MHz的8位数据（在139MHz时每个时钟总共64位）。将其中的4个组合在一起得到256位字，并将它们写入F ...
回答了问题 2019-3-11 13:25

时钟域跨越fifo时间失败

wznnzw

等等 - 你说你的接口是256位宽，556MHz - 所以这可能是128位DDR？首先，这可能是不可能的...... 您的接口是使用单端还是差分信令？如果它是单端的，这是非常快的 - 试图在556MHz下进行单端DDR捕获可能是不可能的 ...
回答了问题 2019-3-11 13:19

时钟域跨越fifo时间失败

wznnzw

数据通路的宽度加倍并不在我的手中，因为数据来自高速解复用器，它以556 MHz时钟在DDR上发送16位数据。为什么不？采用556MHz输入时钟（可能是在具有时钟功能的I / O上）并将其驱动到BUFIO和BUFR。将BUFR设置为除 ...

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