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陈玉筠

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他的提问 54 他的回答 505 去回答

回答了问题 2019-8-9 09:15

哪个Spartan 6内置块最合适在丢失脉冲期间继续操作？

tijing忽忽

我不认为任何一个细胞会做你想要的。当输入时钟停止时，未明确定义PLL的行为。但是，你想要的行为几乎肯定不是它会做的。我可以让PLL的参数简单地失去锁定，在这种情况下你需要重置它。如果丢失的时钟数足够短， ...
回答了问题 2019-8-8 10:22

请问ISE合成器之后sysclkbe是否会进行全局时钟跟踪？

lin364884292

IBUFG和BUFG有什么区别？这些都不是一回事。看看这篇关于BUFG和IBUFG之间差异的帖子。 sysclkbe会进行全局时钟跟踪吗？答案很复杂。首先，请注意这是由时钟向导生成的时钟模块的实例化（可能） - 它不是hte DCM ...
回答了问题 2019-8-8 08:08

为什么受影响的引脚上的RC网络会修复FPGA输入引脚毛刺？

yvochen

所以听起来就像我描述的那样。下降沿的下冲可导致反弹升高到足以成为第二个上升沿。上升沿的过冲可能导致反弹下降得足够低，足以成为第二个下降沿。将探针应用于信号“修复它”（我称之为“Heisenbug” - 一种在 ...
回答了问题 2019-8-5 07:30

如何使用两个时钟边缘？

uuwyfsdfsf

不确定推断代码中的IDDR会起作用。您实际上可以推断出IDDR，但您需要具有与IDDR相匹配的功能。 IDDR会对时钟的两个边沿进行采样，但会将结果输出到IDDR的两个不同输出（Q1和Q2） - 不是相同的输出。所以在Verilog ...
回答了问题 2019-8-2 17:16

敏感型低噪声放大器怎么保护？

gywefwf

我们可以利用接收器保护装置限幅器 (RPL) 电路来保护敏感元件。RPL电路的“心脏”通常由PIN二极管组成，能够保护元件免受大输入信号的影响，同时不会对小信号操作造成不利影响。 RPL电路的运行无需外部控制信号。此 ...
回答了问题 2019-8-2 10:39

如何在Spartan 6 sp605中动态相移一个输出时钟？

binro

Virtex-6和Spartan-6中的时钟管理磁贴（CMT）根本不同。 Virtex-6 CMT由两个MMCM组成，而Spartan-6中的CMT由一个PLL和一个DCM组成。有关MMCM，PLL和DCM中的差异，请参阅此文章。简而言之： - Spartan-6中的DCM ...
回答了问题 2019-8-2 10:19

Spartan-3 DCM需要哪些时序分析约束？

Jaionm

ISE中的时钟向导不会生成约束。 Vivado中许多强大的概念之一是支持“范围约束” - 与特定模块相关的约束文件，无论模块在实例化的层次结构中的哪个位置都可以应用。这使得时钟向导可以生成一个可用于时钟核心的约束 ...
回答了问题 2019-8-2 10:19

不同风格的“if else”电路有哪些不同之处？

h1654155143.8331

从您在这里展示的图片中，您可以看到精心设计的图案。精化只是综合的第一部分。通常，您可以通过一系列步骤查看完整的合成过程： - 精心设计 - 应用约束 - 执行高级优化 - 执行技术映射 - 执行低级 ...
回答了问题 2019-8-2 10:06

Spartan-3 DCM需要哪些时序分析约束？

Jaionm

ISE中的时钟向导不会生成约束。 Vivado中许多强大的概念之一是支持“范围约束” - 与特定模块相关的约束文件，无论模块在实例化的层次结构中的哪个位置都可以应用。这使得时钟向导可以生成一个可用于时钟核心的约束 ...
回答了问题 2019-8-2 09:35

不同风格的“if else”电路有哪些不同之处？

h1654155143.8331

从您在这里展示的图片中，您可以看到精心设计的图案。精化只是综合的第一部分。通常，您可以通过一系列步骤查看完整的合成过程： - 精心设计 - 应用约束 - 执行高级优化 - 执行技术映射 - 执行低级 ...
回答了问题 2019-8-1 09:51

我的verilog代码和约束文件出错该怎么办？

lgjmjx

无论你看到什么（而且你没有告诉我们你如何测量东西）可能与FPGA无关。除了在不需要BUFG时使用BUFG这一事实，这是一个简单的FPGA内部MUX。你正在使用IBUF来输入信号，两个（无用的）BUFG，一个LUT和一个OBUF来输出 ...
回答了问题 2019-7-30 09:45

如何解决ILogic Clock Net上的偏差过大问题？

linlin10

在坚果壳中，你的计时结构似乎没有任何意义。您正尝试使用BUFIO2驱动IDDR，但之后尝试使用通过BUFG的时钟捕获结果数据。这两个时钟不同步 - 它们之间存在巨大的偏差，并且传输不起作用。对于IDDR，IDDR的时钟和接 ...
回答了问题 2019-7-30 09:23

如何解决ILogic Clock Net上的偏差过大问题？

linlin10

请为时钟偏差过大的路径发布详细的时序报告。如果时钟真的在BUFG上（并且所有负载都由BUFG驱动），则应该不可能在接近该高点时出现偏斜。 Avrum 以上来自于谷歌翻译以下为原文 Please post a detailed timing r ...
回答了问题 2019-7-29 07:13

为什么我把两个模块的无线参数设置成一样后搜索不到IP地址？

biukee

其实很简单。 1个设置AP，一个设置STA，AP端的IP，默认一般是192.168.11.254.端口是8080. sta这里设置远端IP为：192.168.11.254，端口8080,就可以了。注意本地端口不要设置！ ...
回答了问题 2019-7-26 10:12

应用于超高频无源射频标签的射频接口电路分析

便便面天天菜

3 设计实现 3.1 电源恢复电路根据设计指标，要在915MHz信号输入幅度200mV，负载电流20A时获得大于2V的直流电压。则根据（3）式，可得N>5。因此，所需倍压电路最低级数为12级。考虑到MOS管导通压降的损失和寄生效应 ...

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