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陈玉筠

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他的提问 54 他的回答 505 去回答

回答了问题 2020-3-13 10:06

怎么在Zynq设备上实现简单的加法器？

vnwueurw

没有太多东西可以确定加法器是否在进位链中实现。第一个是尺寸 - 小的加法器在LUT中更有效地实现。阈值在架构与架构之间略有不同，可以在综合选项中设置。此外，级联加法器可以使用“进位保存加法器”组合; a + ...
回答了问题 2020-3-10 07:33

请问stc12c5a60s2单片机的P4^6引脚能设置为标准io口吗？

kfkdfgd

找到原因了，自己眼花看错寄存器设置，要把P4SW=0x70才能设置为io口，一直以为默认值0是io口，，，，
回答了问题 2019-11-8 16:57

请问“逻辑单元”的意思是什么？

zhan81411

“逻辑单元”是一个营销术语 - 它不代表FPGA中的任何真实物理实体。 “逻辑单元”的概念是有一个度量可以用作不同设备系列（甚至不同技术供应商）之间的比较。它应该是一个数字，表示可以在FPGA中完成的4输入LUT等 ...
回答了问题 2019-11-4 09:51

怎么才能删除自动添加的时序约束？

asd011

您遇到的问题实际上是“相关时钟”的概念 - 它与时钟核心的生成方式无关（手动或通过COREgen）。在ISE中，任何来自相同时钟源的时钟都是相关的。因此，如果输入时钟进入DCM / MMCM / PLL，则输入时钟和所有输出时 ...
回答了问题 2019-11-4 09:39

如何实现用于Spartan-6中时钟选择的MUX？

jsuuwfs

此外，这种多路复用时钟的预期用途是什么？它仅供内部使用，还是您打算使用它来为某些输入或输出接口提供时钟。如果您打算将其用于输入接口 - 则不能。无论你如何对此进行编码（假设你可以按照Gabor的建议进行编 ...
回答了问题 2019-11-4 08:33

智能家居管理系统分享！

a38001230

兄弟我自愧不如，顶~~~
回答了问题 2019-11-1 09:37

音箱分频器有什么作用？

spoondrift

音箱分频器的作用 [*]　　1．使各种扬声器都工作在最合适的音频段: 　　振膜尺寸和材料不同的扬声器，其最佳工作频带也不同。口径越大的扬声器，则低频特性就越好。所以，在其他条件相同时情况下，18英寸的低音 ...
回答了问题 2019-10-31 10:11

哪里可以找到完全参数化的多路复用器？

zyh34997

您给出的示例是一个简单的寻址选择器 - 它不需要使用case语句实现，可以使用以下语句完成： out = in [address]; 由于这里没有常数，所以这是完全绝对的。虽然这适用于一点东西退出; reg [MAX_WORDS-1：0] in; 它 ...
回答了问题 2019-10-30 10:09

如何将所有应用于当前打开项目中的设计的命令写入批处理文件？

hytzll

（你应该清楚你要问的是Vivado，而不是ISE）。答案是肯定的。当你启动Vivado时，它会保留一个日志文件（.jou）。此文件包含在SESSION期间发出的所有命令（不是项目 - 如果您离开工具并重新输入，加载现有项目并继 ...
回答了问题 2019-10-30 09:17

为什么使用“默认”的结构是“LUT”而不是专用的multipexers？

燕子湖畔

实际上，Sparan-3架构中有专用的MUX（就像大多数Xilinx FPGA架构一样）。这些在UG331中有描述 - 它们在CLB图中可见（图5-2），详见第8章。在Spartan-3中，每个切片都有两个LUT。两个LUT的输出可以使用F5MUX复用在 ...
回答了问题 2019-10-29 10:11

如何运作Vivado对BRAM_SDP_MACRO的记忆干扰？

gywefwf

我已经在Vivado中推断了具有不同时钟的真双端口RAM，它确实有效。我猜你在工具中遇到了一个错误（嘿，新的，它们会发生）。使用你的AE绝对是一件好事，但我还建议你提交一个webcase - 特别是如果你有一个不起作用 ...
回答了问题 2019-10-29 09:48

如何运作Vivado对BRAM_SDP_MACRO的记忆干扰？

gywefwf

（我不熟悉BRAM_SDP_MACRO，但......）您可以从RTL代码推断出Block RAM; 您可以使用参数化宽度和深度的verilog内存（或VHDL中的等效内存），然后使用时钟进程推断RAM reg [WIDTH-1：0] ram [2 ** ADDR_WIDTH-1：0]; ...
回答了问题 2019-10-29 09:39

ISE并行到串行转换器出现警告该怎么办？

jsvuweur

您的代码中至少有两个逻辑错误... 在“always @（posedge CLK）”语句中，您有两个if语句。它们都涵盖了相同的情况（因为当计数器== 0时，计数器
回答了问题 2019-10-29 09:06

ISE并行到串行转换器出现警告该怎么办？

jsvuweur

您的代码中至少有两个逻辑错误... 在“always @（posedge CLK）”语句中，您有两个if语句。它们都涵盖了相同的情况（因为当计数器== 0时，计数器
回答了问题 2019-10-21 15:24

如何设计光学FPGA？

liruotian

总体说来，该进展的设计非常巧妙，借助于可擦除DC，实现了可编程的集成光路。这也许是未来集成光路的一个重点发展方向。但是目前来看，该方案的损耗还比较大，普通波导和注入波导的转换损耗接近1dB, 其传输损耗也大 ...

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