陈玉筠的回答_电子工程师 - 电子技术论坛 - 广受欢迎的专业电子论坛!

陈玉筠

经验：积分：139

查看完整档案 >>

+关注发私信

他的提问 54 他的回答 505 去回答

回答了问题 2020-4-2 09:58

模拟器始终处于运行状态

QAjqq

您看到的消息几乎肯定与未运行的模拟无关。 Block RAM消息只是一条信息消息，告诉您仿真不会对Block RAM上的确切延迟建模，因此您无法指望它检测由于RAM的两个端口试图访问而发生的冲突在“几乎”同一时间的相同位 ...
回答了问题 2020-4-2 09:46

静态ram的代码怎么写？

QAjqq

你所写的是（至少或多或少）异步RAM的行为描述。如果你的目标是模拟这个RAM进行模拟（仅），这是很好的，但它不可合成（至少不能合理地合成）。非同步外部RAM是具有非常特定特征的非常特定的部分。任何内部FPGA资 ...
回答了问题 2020-4-2 09:29

模拟器始终处于运行状态

QAjqq

您看到的消息几乎肯定与未运行的模拟无关。 Block RAM消息只是一条信息消息，告诉您仿真不会对Block RAM上的确切延迟建模，因此您无法指望它检测由于RAM的两个端口试图访问而发生的冲突在“几乎”同一时间的相同位 ...
回答了问题 2020-4-2 08:41

静态ram的代码怎么写？

QAjqq

你所写的是（至少或多或少）异步RAM的行为描述。如果你的目标是模拟这个RAM进行模拟（仅），这是很好的，但它不可合成（至少不能合理地合成）。非同步外部RAM是具有非常特定特征的非常特定的部分。任何内部FPGA资 ...
回答了问题 2020-4-1 09:56

单端时钟输入未在Virtex 7器件中布线

joifjiasfdi

从技术上讲，你应该使用属性PACKAGE_PIN而不是LOC，但是（至少现在），该工具会将应用于端口的LOC转换为PACKAGE_PIN。但是为了正确性和可移植性，我们应该养成使用PACKAGE_PIN的习惯。 Avrum ...
回答了问题 2020-4-1 09:31

单端时钟输入未在Virtex 7器件中布线

joifjiasfdi

我相信这不可能做到...... BUFGDS_GTE2不是常规（即结构）I / O. 它是专用的差分时钟输入，旨在用于GTX的参考时钟; 它直接连接到GTX quad（而不是通过结构）。有一种通过GTX中的连接将时钟路由到结构的机制，因此将 ...
回答了问题 2020-3-30 10:47

任何FPGA都能支持FF和1GHz的移位寄存器时钟吗？

zhaophqin

艾伦，你想用这些1GHz信号做什么？在内部，FPGA不应该在这些频率下运行 - 这可能是非常困难的。理论上，1GHz时钟违反了大多数内部时钟结构的最大频率。一般来说，我们希望FPGA的内部运行速度更慢，范围更宽。因 ...
回答了问题 2020-3-27 10:51

vivado_tutorial示例项目文档内容

semiaxis

@achutha提供的链接确实给出了每个项目的一行描述 - 这不是很多信息...... wave_gen设计是一种小型RTL设计，是一种“可编程波形发生器”。该设计具有1Kx16值表，可以发送到外部数模转换器（DAC），假设存在于电路板 ...
回答了问题 2020-3-27 10:34

vivado_tutorial示例项目文档内容

semiaxis

@achutha提供的链接确实给出了每个项目的一行描述 - 这不是很多信息...... wave_gen设计是一种小型RTL设计，是一种“可编程波形发生器”。该设计具有1Kx16值表，可以发送到外部数模转换器（DAC），假设存在于电路板 ...
回答了问题 2020-3-25 10:08

真正的双端口Ram写写，读写概念混乱

sdfwefwe

如果A和B端口在不同的时钟上，则对相同地址的相对端口的任何写入和读取都是争用。保证写入成功，但读取时返回的数据是垃圾 - 它可能是旧的，新的，两者的组合，或完全的乱码。如果CLKA的上升沿与CLKB的上升沿“太 ...
回答了问题 2020-3-25 08:02

Xilinx IDE优化了所需的逻辑

tqj460771096

你错过了所有案件前面的4'b吗？正如您现在编写的那样，它们将被解释为十进制值一，十，十一千。由于an_inverted（推测）是4位，所以不能表示至少两个案例项。此外，有一种更简单的方法来编码 output_signal = {in ...
回答了问题 2020-3-25 07:37

Xilinx IDE优化了所需的逻辑

tqj460771096

你错过了所有案件前面的4'b吗？正如您现在编写的那样，它们将被解释为十进制值一，十，十一千。由于an_inverted（推测）是4位，所以不能表示至少两个案例项。此外，有一种更简单的方法来编码 output_signal = {in ...
回答了问题 2020-3-23 08:37

在7系列FPGA上阻止ram vs Distributed ram

xuxuede

我也在考虑用分布式RAM实现8x128内存并不是一个好主意。我不太确定...... 一个8x128单端口RAM将使用16个LUT - 即4个Slice（2个CLB）。它们占用的面积非常小，能够放置在FPGA阵列中的任何位置（靠近其他逻辑）将具 ...
回答了问题 2020-3-17 09:55

最小时钟周期小于最大组合延迟

mczlk

ISE识别4种类型的路径： - 从FPGA内部的时钟元件到FPGA内部的时钟元件 - 这被报告为“最短期限” - 从FPGA的主要输入到FPGA内部的时钟元件 - 这被报告为“最小输入到达时间......” - 从FPGA内部的时 ...
回答了问题 2020-3-13 10:10

什么时候应该添加时序约束？合成前还是合成后？

testd020

所以，如果我想添加约束，我应该参考什么网表的网名？这个问题的答案很复杂，这取决于工具。对于Vivado来说，ISE的答案与（比方说）有些不同。设计的寄存器传输语言（RTL）描述描述了设计的功能。约束定义了设计 ...

1 ...上一页 9 10 11 121314 15 16 17 ... 34 / 34 页下一页

ta 的专栏

关注

粉丝

搜索历史

站长推荐 /6