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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2019-1-15 09:48

谁知道JTAG装载机电缆组件的来源吗

xiaoqi110

有趣的设置，我现在可以看到你的问题。有可能使用直角母连接器，使模块垂直定向。像这部分http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=S5578-ND，但我不确定腿是否足够长。 Avnet开发板用 ...
回答了问题 2019-1-15 09:34

是否需要直通电缆才能使用rs-232协议将FPGA与计算机进行通信？

安徽美能

这取决于您是否实现了DTE或DCE型RS-232接口 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原文 It depends on if you ...
回答了问题 2019-1-15 09:23

谁知道JTAG装载机电缆组件的来源吗

xiaoqi110

为什么不将SystemACE模块插入Avnet LX330T板上的SAM接头（JP2）？ ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原文 ...
回答了问题 2019-1-15 08:13

谁知道JTAG装载机电缆组件的来源吗

xiaoqi110

PCB到PCB连接的键控插座并不常见，因为PCB通常只采用单向连接，因此这是一个定制部件。非键控Molex版本为79109-1006。如果键控对您非常重要，您可以将一个小塑料胶粘在正确的位置。部件号是Samtec ASP-11526-01， ...
回答了问题 2019-1-14 12:38

怎么生成相位匹配的外部信号和内部时钟

ctwywjer

是的，IBUFG和BUFG的标准延迟将出现在时序报告中，但这些延迟将通过MMCM的负延迟抵消。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷 ...
回答了问题 2019-1-14 08:02

移位寄存器的输出与时钟不对齐

Frank_Zjh

您的16深版本与1024深版本可能有不同的架构，导致不同的仿真模型。较大的模型显然是在时钟到输出上增加单位延迟，这是一个很好的做法恕我直言，而较小的模型跳过了这一点。功能模拟可以并且确实包括延迟。如果您 ...
回答了问题 2019-1-14 07:38

移位寄存器的输出与时钟不对齐

Frank_Zjh

我不明白为什么你认为这很奇怪。在现实生活中（和良好的模拟）事件不是同时发生的。发生时钟边沿，然后在一小段延迟后出现结果。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？ ...
回答了问题 2019-1-11 11:19

FPGA的封装兼容性意味着什么

60user3

您正在寻找的信息可以在Virtex-5封装和引脚分配用户指南UG195中找到。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原 ...
回答了问题 2019-1-10 12:56

如果两个FPGA连接在单个JTAG链中那么DONE和INIT引脚的推荐连接是什么

tracyli1991

连接两个DONE引脚的电阻值是多少？ - 在组合的情况下，你还有一个电阻到VCCO？如果是这样，有什么价值？在单独的情况下，用于连接VCCO的电阻值是多少？ ------您是否尝试在Google中输入问题？如果没有，你应该 ...
回答了问题 2019-1-10 12:27

如果两个FPGA连接在单个JTAG链中那么DONE和INIT引脚的推荐连接是什么

tracyli1991

您所观察到的内容没有任何意义，它应该与连接的两个DONE引脚配合使用。您使用的是哪些FPGA？如何在测试中组合和分离DONE信号？还有其他与DONE引脚相连的东西吗？您是否使用默认属性生成BIT文件？或者你在设置额 ...
回答了问题 2019-1-10 12:01

如果两个FPGA连接在单个JTAG链中那么DONE和INIT引脚的推荐连接是什么

tracyli1991

您使用的是冲击和xilinx电缆还是其他什么？ ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原文 Are you using impact ...
回答了问题 2019-1-10 11:25

如果两个FPGA连接在单个JTAG链中那么DONE和INIT引脚的推荐连接是什么

tracyli1991

情况1：听起来像PCB问题。检查原理图，确保将INIT引脚连接到PULLUP的网络没有连接到其他任何东西，并检查PULLUP电阻两侧的电压。案例2：在BITGEN中生成BIT文件时，尝试在最后一台设备上设置DRIVEDONE，在第一部 ...
回答了问题 2019-1-10 11:07

如果两个FPGA连接在单个JTAG链中那么DONE和INIT引脚的推荐连接是什么

tracyli1991

每个FPGA系列的配置用户指南中都讨论了INIT_B和DONE引脚。通常，每个FPGA的INIT_B引脚独立上拉至配置组的VCCO。如果您认为可能存在开机电源稳定性问题，那么您可能需要使用“电源良好”信号来阻止配置。如果您希 ...
回答了问题 2019-1-9 10:16

模块传播延迟怎么在Spartan 3板上实现

mczlk

VHDL或Verilog中的延迟结构不能合成到硅中，它们仅用于模拟目的。如果您的时钟频率为50 MHz（20ns），那么您添加的每个寄存器阶段都会将信号延迟1个时钟周期（20nS）。 ------您是否尝试在Google中输入问题？如果 ...
回答了问题 2019-1-8 11:13

xilinx的verilog如何使用timescla属性

kdsnvjsnjk

如果上升和下降时间意味着每10 ns上升/下降1V，那么这不是你在Verilog仿真中可以做的事情。 Verilog是一种逻辑模拟语言，最少使用状态0,1，X＆amp; Z是主要的4.时钟将是0或1状态而不是之间的某种部分状态。您需要 ...

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