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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2020-5-11 08:25

STC单片机冷启动为什么需要断电重新上电才能下载？

tijing忽忽

云汉达人开始这样设计，后来改进了boot
回答了问题 2020-4-23 09:28

使用MPLAB IDV8.92如何启用多个断点

gft2gf2

谢谢您。。全部的
回答了问题 2020-4-23 08:59

使用MPLAB IDV8.92如何启用多个断点

gft2gf2

任何人可以建议我到一个新的PIC微较低的成本。而不是使用PIC16F87A
回答了问题 2020-4-20 07:28

nRF51822与STM32可以用USART方式吗？

uwueyvwew

代理NORDIC蓝牙4.0芯片NRF51822 联系人：刘工 QQ:1330504646 手机：*** NRF51822是一款为超低功耗无线应用(ULP wirelesss applications)打造的多协议单芯片解决方案。它整合了Nordic一流的无线传送器，同 ...
回答了问题 2020-4-8 09:52

时序分析中的错误时钟包装器

stwjt

您没有使用DS5203 FPGA，因为它不存在，但我认为您使用的是dSPACE的DS5203板，其上有一个Virtex-5 FPGA。请发布工具报告的整个错误消息。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多 ...
回答了问题 2020-4-3 06:20

USB怎么获得输出

kallon7250

那不行，但你可能已经知道了。我不熟悉您正在使用的电路板，但看起来电路板上有一个USB UART组件，并且您已将PC连接到此连接器。 USB UART组件需要一个UART串行数据流并且你给它一个恒定的，所以什么都不会发生。 ...
回答了问题 2020-3-30 10:26

如何在Virtex 7板上正确设置用户时钟？

xiaojiazhu

术语“用户时钟”和“系统时钟”是设计中的功能的描述，并不重要。单端I / O（如BASYS3板上的时钟）和差分I / O的实现存在显着差异。合成器可以自动推断单端I / O缓冲区，但必须在HDL中直接实例化差分I / O缓冲区 ...
回答了问题 2020-3-30 10:10

如何在Virtex 7板上正确设置用户时钟？

xiaojiazhu

LVDS输入需要同时具有P和N输入以及IBUFDS输入缓冲器的直接瞬时，因为它不能从合成中输出。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-3-30 10:02

如何在Virtex 7板上正确设置用户时钟？

xiaojiazhu

术语“用户时钟”和“系统时钟”是设计中的功能的描述，并不重要。单端I / O（如BASYS3板上的时钟）和差分I / O的实现存在显着差异。合成器可以自动推断单端I / O缓冲区，但必须在HDL中直接实例化差分I / O缓冲区 ...
回答了问题 2020-3-26 10:38

SP605电平转换器（TXB0108）输出上升/下降时间如何改善？

miaoye

>设备是否会受到电缆转换的欺骗？根据数据表，它可以，但我不确定在这种情况下是否发生这种情况。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-3-26 10:22

SP605电平转换器（TXB0108）输出上升/下降时间如何改善？

miaoye

奥斯汀，这条路径中没有任何三态或双向控制措施。您发布的示波器镜头显示1.5V信号（从FPGA到TXB0108 A侧输入），具有快速/尖锐的边沿，以及3.3V信号转换的开始（TXB0108 B侧作为输出）在转变点（0-> 1和1-> 0）处 ...
回答了问题 2020-3-26 10:21

在zc702中没有i2s

Ada543

I2S是声音的通信协议。您需要找到一个评估板，其上有一个符合I2S标准的声音设备，阅读设备，评估板和ZC702的数据表，然后确定如何将两者连接在一起。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布 ...
回答了问题 2020-3-26 10:12

二维数组怎么初始化？

晒肥城之乐

你在担心什么？您的代码生成一个固定的实现，并且不会产生逻辑，只需将VCC和GND连接到输出端口。我刚刚注意到你的输出端口“i”是一位，你试图为它分配一个5位值，所以map [2] [1]的高四位[4：1]也将被删除。导 ...
回答了问题 2020-3-26 09:10

Zynq开路集电极输出卡住了

linlin3105

由于SDA / SCK（同步）输入是逻辑1开始，然后在第一次驱动逻辑0（oe = 1）后转换为逻辑0，问题可能是弱上拉的上升时间电路板太慢，在输入采样时不会达到VCCO的70％。这可能是由于VCCO非常弱（应小于5Kohm）上拉， ...
回答了问题 2020-3-26 07:08

关于ISE集成到EDK

handsomelchcpp

EDK应该自动处理 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com

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