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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2020-5-29 12:46

SystemACE控制器的MPU模式可以用于某些USB闪存盘的FPGA配置吗？

dang56

不能使用System ACE从USB驱动器进行配置。 addr / data端口是共享的，但每个设备都有单独的启用。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 在 ...
回答了问题 2020-5-29 12:38

IMPACT无法编程fpga和spi flash怎么办

送终鸡酒

FPGA中的设计（包括MicroBlaze）不会影响JTAG链。如果您尝试在使用IMPACT必须使用的相同JTAG电缆的PC上运行调试器，那么这将是一个问题。关闭调试器可以解决问题。 ------您是否尝试在Google中输入问题？如果没有 ...
回答了问题 2020-5-29 09:58

需要帮助选择正确的设备

滔滔不绝的滔滔

Virtex-5 FXT系列最多可容纳2个PowerPC内核和196K逻辑单元以及16 Mbit内存，但您是唯一一个能够在完成设计后确定哪个器件尺寸合适的器件。有关成本数据，请联系您当地的Xilinx销售办事处或分销商销售办事处。 ----- ...
回答了问题 2020-5-29 09:27

需要帮助选择正确的设备

滔滔不绝的滔滔

如果您想要SATA-II和PowerPC，那么唯一与此相匹配的系列是Virtex-5 FXT。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-5-28 14:18

SM引脚上的Virtex 4 LVDS输入问题如何解决

keven杨

由于您已排除对器件和PCB造成任何可能的物理损坏，因此问题很可能是时序接口问题。您应该验证TCLK是否实际工作，然后它是否具有正确的时序关系，以便能够捕获输入信号.Ed ------您是否尝试在Google中输入问题？如 ...
回答了问题 2020-5-28 11:37

为什么Y5针作为1738针FFBGA中所有部件的NC存在

pdsoada

针/球没有功能，但有一个焊球附着在它上面，因此在引脚文件中列为NC。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-5-28 09:12

如何在运行期间重置BRAM

emsthe

不能。您无法将Block RAM重置回初始状态，这只能作为设备配置的一部分来完成。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-5-27 17:24

如何在V5的GTP收发器中进行串行环回模式？

wywrtswe

没有。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com
回答了问题 2020-5-27 14:17

外部时钟频率是否必须与PCIX参考时钟或其他任何标准参考时钟的频率相同？

Ada543

不，这个时钟只运行监控逻辑。你确实已经定义了这个时钟的频率，以便可以正确地计算时间。但是，你已经使用了术语PCIX，你的确意味着PCIe用于PCI Express.Ed ------您是否尝试在Google中输入问题？如果没有，你应 ...
回答了问题 2020-5-27 11:49

如何在VIrtex-5器件上实现扩展LVDS？

wanglq2011

此信息可在您在帖子中引用的用户指南（UG190）的下一页上找到.Ed ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-5-27 09:27

Virtex-5是否可以在不同驱动器的同一片中驱动不同移位寄存器的CE信号？

tyewybvwe

不，CE引脚是共享输入.Ed ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com
回答了问题 2020-5-27 09:13

使用Virtex 4和ML401评估板问题如何解决

nvywerwrq

最可能的原因是您已将配置模式设置保留为主串行或主并行模式，并且通过电缆的JTAG配置正在被其他数据破坏。查看用户指南中的配置模式部分并将其设置为JTAG。埃德 ------您是否尝试在Google中输入问题？如果没有， ...
回答了问题 2020-5-12 07:36

LVDS输入转换为幕后的std_logic在哪里找？

Tussi

> O和OB端口在这段代码中似乎是std_logic，是标准吗？ Xilinx VHDL组件的所有端口都定义为std_logic或std_logic_vector。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网 ...
回答了问题 2020-5-12 07:06

LVDS输入转换为幕后的std_logic在哪里找？

Tussi

必须在代码中将差分输入和输出缓冲区实例化为IBUFDS或OBUFDS。他们无法推断。您的顶级端口声明大多数包括连接到IBUFDS I和IB端口的P和N端口或OBUFDS O＆amp; OB端口。 IBUFDS的输出端口和OBUFDS的输入端口将是单 ...
回答了问题 2020-5-12 06:46

LVDS输入转换为幕后的std_logic在哪里找？

Tussi

必须在代码中将差分输入和输出缓冲区实例化为IBUFDS或OBUFDS。他们无法推断。您的顶级端口声明大多数包括连接到IBUFDS I和IB端口的P和N端口或OBUFDS O＆amp; OB端口。 IBUFDS的输出端口和OBUFDS的输入端口将是单 ...

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