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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2020-6-15 06:40

ML605电路板故障如何解决

HNHS

为了使所有LED点亮，必须从FPGA主动驱动它们（内部弱上拉不足以点亮LED）。我想不出任何可能导致这种情况发生的随机发生或电路板制造缺陷。在您的“hello world”代码中，您是否将任何IO连接到LED？在你的“hello ...
回答了问题 2020-6-14 15:20

如何设计一个带有Virtex 5 XC5VLX50的电路板？

SMT1129660569

>请帮助并参考这方面的任何文件，其中涉及所有硬件和软件问题 UG191 - Virtex-5配置用户指南 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-6-13 20:15

请问如何增加IODelay超过31水龙头？

飞翔的贝壳

使用IODELAY不可能具有大于31的值，并且不可能将两个IODELAY级联在一起。您认为自己需要做什么？ ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-6-13 11:24

映射过程中映射到FPGA上的LUT时利用率都会达到0％是为什么？

xia534228

您描述的模块连接不会导致模块的删除。 + ------------------------ MODC ------------------ + | | | + ------ modA ------ + + ------ modB ------ + | | || | | | inC0 - > | - > | inA0 outA0 | - > ...
回答了问题 2020-6-13 10:54

映射过程中映射到FPGA上的LUT时利用率都会达到0％是为什么？

xia534228

它并非荒谬，它是所有工具流程的标准行为。如果设计中没有使用某些内容，则会将其删除。这些工具以这种方式工作，通过删除不必要的逻辑来节省资源。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布 ...
回答了问题 2020-6-13 10:12

映射过程中映射到FPGA上的LUT时利用率都会达到0％是为什么？

xia534228

您描述的模块连接不会导致模块的删除。 + ------------------------ MODC ------------------ + | | | + ------ modA ------ + + ------ modB ------ + | | || | | | inC0 - > | - > | inA0 outA0 | - > ...
回答了问题 2020-6-13 08:52

GTX可以生成和接收LVDS信号吗？

云汉007

GTX适用于高速串行协议/接口。你打算在这个扩展端口上使用什么协议？ ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-6-12 16:59

FMC是否适用于ML507？

kingnet_52040

ML50x板没有FMC接口。 SP601，SP605，ML605和所有7系列板都具有FMC接口。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-6-12 16:48

参考时钟可以通过IODELAY1进行调整吗？

sonia87

MGT参考时钟必须直接从外部差分输入连接到MGT的REFCLK引脚。任何其他因素都会导致性能下降。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-6-12 16:47

FMC是否适用于ML507？

kingnet_52040

ML50x板没有FMC接口。 SP601，SP605，ML605和所有7系列板都具有FMC接口。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 在原帖中查看解决方案 ...
回答了问题 2020-6-12 16:34

在JTAG配置阶段TDO没有给出任何结果是为什么？

feipu67015

>我想知道的是在什么情况下，可能会发生FPGA不输出数据当它没有得到正确的输入数据。这可能是由于开放（包括PCB设计错误）或短路造成的。有一种可能性，即PROGRAM引脚保持低电平，充当TRST。 > ...假设......然后 ...
回答了问题 2020-6-12 15:57

在JTAG配置阶段TDO没有给出任何结果是为什么？

feipu67015

>由于我的目标板是特定的，我使用适配器分支电缆。 > .. > Impact似乎使用我的单个目标Virtex 5设备正确配置> ...>我尝试使用IMPACT中的任何命令，例如Program，GetDevice ID，ReadDevice ...... >我收到错误说命令 ...
回答了问题 2020-6-12 15:29

virtex 4演示问题怎么解决

yweyffdsw

对于SystemACE，您购买的CF卡可能格式不正确。在这些论坛上快速搜索FAT12将提供重新格式化卡的说明。如果您购买的卡超过2GB，则无法使用。如果它正好是2gb那么它可能会也可能不会起作用。应使用1gb或更低。 ----- ...
回答了问题 2020-6-12 15:24

求Virtex PCB设计师指南？

爱雪爱雪

从桌子上方的UG203： VCCO电容列为每个40引脚I / O bank的数量（两个20引脚I / O bank可共享为一个40引脚I / O bank指定的电容）。 FF665具有360个I / O引脚/ 40 = 9个有效存储区，9 + 1 + 1 = 11个电容。 ------您 ...
回答了问题 2020-6-12 15:01

求Virtex PCB设计师指南？

爱雪爱雪

Bank 0是专用配置引脚bank。它不是I / O银行。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...

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