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王山崎

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他的提问 60 他的回答 562 去回答

回答了问题 2019-7-10 07:44

如何从PROM闪存和SPI闪存配置FPGA的PDF文件？

60user136

嗨，我认为你指的是间接SPI编程。在间接SPI编程中，不直接通过影响对闪存进行编程。相反，影响通过FPGA将指令和编程数据（.mcs）发送到SPI。在此过程中，影响首先使用.cor文件对FPGA进行编程。 .cor文件包含编程S ...
回答了问题 2019-7-9 16:28

l6480过流检测

shbaoyan

请详细说明我方程的哪一部分不清楚？ ..当你选择合适的功率MOSFET时。 MOSFET具有特定值RdsOn。例如关于IRFP250，该值为0.085欧姆..（当mosfet完全导通时）..因此，漏极到源极的电阻为0.085欧姆...通过读取漏极电压 ...
回答了问题 2019-7-9 15:45

l6480过流检测

shbaoyan

发生过电流错误时？在某些情况下可能由于电机的电压尖峰，所以合适的缓冲电路可能会有所帮助。以上来自于谷歌翻译以下为原文 when a over current error happens? in some cases in could because of volt ...
回答了问题 2019-7-9 06:47

如何获得正确的xc6slx9_spi.cor文件？

cmh6

嗨Giovanni，所有XC6SLX9设备的.cor文件将是相同的，因为所有这些设备具有相同的ID代码。所以，我不认为它与.cor文件的问题。如果你想删除这个混淆，那么从我们的网站下载最新版本的labtools（14.6）并测试它。我 ...
回答了问题 2019-7-8 08:23

ODDR2行为模拟错误

hyfghg

jheslip写道：这个问题与模型的delta延迟有关，并且只发生在行为模拟中。为了解决这个问题，可以运行Post Translate模拟，或者可以将“wire”添加到ODDR2的Clock中，以下是一个例子.Data_IN_Del ODDR_inst0：ODDR2g ...
回答了问题 2019-7-8 08:06

如何将GTP输出到普通引脚

asfszczgv

你有什么特别的理由要这么做吗？ -------------------------------------------------- ---------------------------------------------请将帖子标记为如果提供的信息能够回答您的问题/解决您的问题，请“接受为解 ...
回答了问题 2019-7-8 08:01

如何将GTP输出到普通引脚

asfszczgv

有专门的路由。因此，您无法将GT的输入/输出驱动到非专用引脚。这是一个设备限制。注意，克里希纳 -------------------------------------------------- ---------------------------------------------请将帖子 ...
回答了问题 2019-7-8 07:45

如何将GTP输出到普通引脚

asfszczgv

有专门的路由。因此，您无法将GT的输入/输出驱动到非专用引脚。这是一个设备限制。注意，克里希纳 -------------------------------------------------- ---------------------------------------------请将帖子 ...
回答了问题 2019-7-8 07:09

ODDR2行为模拟错误

hyfghg

该问题与模型的delta延迟有关，并且仅在行为模拟中发生。为了解决这个问题，可以运行Post Translate模拟或者可以将“wire”添加到ODDR2的Clock中，以下是一个示例 .Data_IN_Del ODDR_inst0：ODDR2generic map（DDR_A ...
回答了问题 2019-6-21 08:53

5.2-GHz WLAN的射频功率放大器的设计方法介绍

60user193

2、负载牵引技术的应用负载牵引技术可以由实际丈量系统[2][3]和高频电路设计辅助软件[4]][5]两种方式实现，但是搭建一个负载牵引丈量系统的本钱相当之大，而且不易实现，本文采用ADS 软件对上面所设计的功率放大 ...
回答了问题 2019-6-20 09:35

VCO底部，中间或顶部是最佳PLL性能吗？

sanshen6677

我不知道Xilinx PLL的内部结构，但通常情况下，运行较高频率的PLL具有相对较短的反馈环路，如果考虑后续时钟分频。以上来自于谷歌翻译以下为原文 I do not know about the internal structures of the Xilinx P ...
回答了问题 2019-6-20 09:09

VCO底部，中间或顶部是最佳PLL性能吗？

sanshen6677

VCO频率越高，通常输出端的抖动就越小，因此如果可以将VCO保持在允许范围的顶部。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.----------- ...
回答了问题 2019-6-20 09:03

VCO底部，中间或顶部是最佳PLL性能吗？

sanshen6677

VCO频率越高，通常输出端的抖动就越小，因此如果可以将VCO保持在允许范围的顶部。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.----------- ...
回答了问题 2019-6-19 12:06

来自Spartan-3 XC3S1500-4FG320差分输出缓冲器的信号失真

60user6

你能描述上面拍摄的范围吗，你说中间的轨迹是CLK，这看起来是否正确它还有问题？如果有尝试再次单端，以确保单个结束的CLK是你所期望的。-J -------------------------------------------------- ----------------- ...
回答了问题 2019-6-19 06:51

请问可以使用组合逻辑和serdes选通来获得时序吗？

60user90

不确定你的意思，你可以使用BUFIO2通过BUFG分频CLOCK来为结构提供时钟，或者你可以使用PLL产生不同的时钟。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接 ...

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