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王山崎

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他的提问 60 他的回答 562 去回答

回答了问题 2020-4-9 13:09

Xilkernel是RTOS吗？想了解xilkernel实时操作系统？

cs110

是的，它是RTOS（http://www.xilinx.com/itp/xilinx10/help/platform_studio/ps_d_xilkernel.htm） -------------------------------------------------- ---------------------------------------------请将帖子标 ...
回答了问题 2020-4-7 15:18

Chipscope问题

xiaoshuhao

您可以在生成核心时启用“使用Chipscope Pro Analyzer”选项，如下面的快照所示。这将使芯片内窥镜逻辑能够连接所需的Aurora内核控制/状态信号/端口。如果未启用此选项，则应生成cdc文件并手动添加所需信号。请注 ...
回答了问题 2020-4-7 15:02

Chipscope问题

xiaoshuhao

您可以在生成核心时启用“使用Chipscope Pro Analyzer”选项，如下面的快照所示。这将使芯片内窥镜逻辑能够连接所需的Aurora内核控制/状态信号/端口。如果未启用此选项，则应生成cdc文件并手动添加所需信号。请注 ...
回答了问题 2020-4-7 12:24

CPLD XC95288身份错误

uuwerywrsd

在ASJ批次代码中有多少板你看到这个问题？您看到的确切错误消息是什么？ -------------------------------------------------- ---------------------------------------------请将帖子标记为如果提供的信息能够 ...
回答了问题 2020-3-31 10:01

vivado route_design完成，计时失败

jinbiao

请参阅有关时序收敛-1的帮助。 http://www.xilinx.com/training/vivado/vivado-timing-closure-techniques-physical-optimization.htm2。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx2012_2/u ...
回答了问题 2020-3-30 09:27

Aurora IP 8b10b如何生成bitfile？

Jaionm

GT包装器包含在Aurora IP本身中。您无需自己编写包装器。使用Aurora内核生成的.xdc文件在GT通道（或公共）位置具有放置约束; 你可以相应地编辑它。你可以在VC707上使用sfp连接器。 ------------------------------- ...
回答了问题 2020-3-30 09:07

Aurora IP 8b10b如何生成bitfile？

Jaionm

GT包装器包含在Aurora IP本身中。您无需自己编写包装器。使用Aurora内核生成的.xdc文件在GT通道（或公共）位置具有放置约束; 你可以相应地编辑它。你可以在VC707上使用sfp连接器。 ------------------------------- ...
回答了问题 2020-3-30 07:37

tcp_client+upp通讯出现如图错误

qiwendianzi
回答了问题 2020-3-20 11:34

无线传感器节点系统级的设计方法是什么？

aaaa321

图 1 显示了一个实例网络以及每个节点的子系统。基于易于部署和更低安装成本方面的考虑，各个节点都要求能够以无线方式通信。为了降低通信开销和缩短响应时间，我们希望节点能够本地处理传感器数据，并可以控制传动 ...
回答了问题 2020-3-20 07:28

系统内存在合成期间耗尽

阳光790105

在GUI模式下运行合成会消耗更多内存。如果可以，请尝试使用批处理模式。 -------------------------------------------------- ---------------------------------------------请将帖子标记为如果提供的信息能够 ...
回答了问题 2020-3-19 10:20

无法创建Webcases

billow33

问题已解决，Webcase已关闭。 -------------------------------------------------- ---------------------------------------------请将帖子标记为如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决 ...
回答了问题 2020-3-17 09:42

为什么我的后期综合和标准模拟与我的行为模拟不同？

脑洞大赛13

嗨，行为模拟不考虑组件延迟。对于后标准模拟，也会考虑组件延迟。因此，您会看到后标准模拟结果有一些延迟。尽管如此，您应该能够看到预期的功能。后面的模拟也是如此。如果你不是，以下可能是原因-1。设计不符 ...
回答了问题 2020-3-13 09:57

什么时候应该添加时序约束？合成前还是合成后？

testd020

嗨，预合成（详细设计）只不过是你的HDL代码的图形表示。一旦你综合设计，该工具将对设计进行一些优化（例如：删除未使用的逻辑/网络）并添加缓冲区基于设置的I / O端口。在您的情况下，您会看到nets- a_ibuf，b_ib ...
回答了问题 2020-3-13 09:28

什么时候应该添加时序约束？合成前还是合成后？

testd020

嗨，您可以在（通过打开详细设计之前）和合成之后（通过打开合成设计）查看网络名称。但是，在合成之前，您无法使用该工具在这些网络上定义约束。您可以使用“编辑时序约束”工具仅在合成后通过打开合成设计在网 ...
回答了问题 2020-3-13 09:16

无法在某些PCB上编程XC9572

cjynet

嗨，我想JTAG时钟上的SI问题引起了这个问题。请参考http://forums.xilinx.com/t5/Spartan-Family-FPGAs/Total-number-of-FPGAs-in-a-JTAG- 链/ TD-p / 28868＆安培; HTTP：//www.xilinx.com/support/answers/1272.ht ...

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