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  • 回答了问题 2013-8-15 22:57

    输入的50HZ怎么实现的

    基础的计数分频……计数翻转……
  • 回答了问题 2013-8-1 22:21

    verilog 求助!

    编译结果截图如附件所示
  • 回答了问题 2013-8-1 22:18

    verilog 求助!

    我看到了一个one:begin配合的end缺省……还有你上面错误的原因是你已经声明了那个变量,后两个说的是在“”附近有一个系统语法错误。我不知你用的啥软件,我自己用的quartus Ⅱ,修改之后,只有几个无关痛痒的警告 ...
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