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FPGA编译警告问题，请高手指点

warning: clock perieod specified in clock requirement for clock "dsp_ce" must be greater than or equal to the I/O edge rate limit of 4ns in the currently selected device .FPGA编译的时候出来很多警告，其中一个就是这个。请问这个警告应该怎么解决？
请高手们多多指点！
有时候FPGA编译的后状态不稳定，每次编译后的load到板子里后的状态不一样，请问这种问题该怎么解决呢，该从哪方面解决？
请高手们多多指点！

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回帖（7）

陈军

2015-7-8 21:36:13

重新安装quartus试试

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sarielily

2015-7-8 21:54:22

仿真频率不对。

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小工兵

2015-7-8 22:30:21

英语可以的话，选中警告，按F1，会有详细说明的，不过是英文的

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lxg54321

2015-7-8 23:42:19

你这个器件的最大时钟频率是250MHz（4ns），你给dsp_ce的时钟约束比250MHz快，在这个器件上是不被允许的。
修改方法是把时钟约束的频率降低。

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npnp

2015-7-18 20:29:49

时钟频率太大了，使得时钟周期都小于期间本身时钟上升沿和下降沿的时间

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刘盾

2015-8-3 13:28:21

时钟没有设置好，你翻译下就知道原因的啊。

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877563

2015-8-3 14:29:49

来学习，看看怎么解决？

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