能指导一下关于synplify来综合带designware例化模块的系统？

最近正在学习verilog，我的verilog代码中使用了designware的乘法器与除法器，在modelsim调试时使用的是sim模型，现在准备使用synplify综合了放FPGA跑，所以用syn模型替换了sim的.v文件。
不知道这个事情具体应该怎么做？如果只是用文件替换的话会报错：
reference to undefined module DW02_mult


我的.v文件叫做DW02_mult5x5（因为是5bit的乘法），在文件里有：
这样的例化语句，实在是搞不懂，请大神指导！