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张泽伟

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8位减法器求解？

给出1位全减器的Verilog描述。要求：
    (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。
    (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计

回帖（3）

禁锢之限

2013-10-18 13:32:38
INTLE 2011 INTLE 2011 INTLE 2011


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张泽伟

2013-10-20 13:11:15
引用: 禁锢之限 发表于 2013-10-18 13:32
INTLE 2011 INTLE 2011 INTLE 2011

？？？？？？？？？？？？？？
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路峰

2013-11-6 17:40:27
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