本文主要交流设计思路，在本博客已给出相关博文几十篇，希望对初学者有用。注意这里只是抛砖引玉，切莫认为参考这就可以完成商用IP设计。若有NVME或RDMA 产品及项目需求，请看B站视频后联系。
在完成仿真验证之后， 搭建硬件测试平台， 测试本IP在实际应用环境中的功能与性能。本IP基于 Xilinx PCIe Integration Block 搭建， 常用的 PCIE 集成块版本有 Virtex-7 FPGA Gen3 PCIE 集成块和 UltraScale+ Gen4 PCIE集成块， 为证明 NoP 逻辑加速引擎对不同版本硬核的适配性， 硬件平台将在 VC709FPGA 开发板和 ZCU106 FPGA 开发板上分别搭建并执行测试。 同时为证明 NoP
逻辑加速引擎对不同 SSD 的适配性， 测试选用了三种不同型号的 SSD， 分别是三星970EVO Plus 250GB、 三星 970PRO 1TB和金士顿 A2000 500GB。
板级测试工程的搭建基于 Vivado2019.1， 使用 Vivado 将 NoP 逻辑加速引擎封装为用户自定义 IP， 封装后的 IP 如图 1 所示。 外部接口主要有访问系统控制模块的ctrl_axi 接口， 进行数据传输的 data_axi 接口， 与 PCIe 引脚连接的 PCIe 接口， 以及时钟、 复位接口。 可选参数包括 PCIE 集成块版本、 AXI 位宽配置、 最大提交队列深度、 最大提交队列数量。
图1 NVMe over PCIe 逻辑加速引擎 IP 封装图
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