DAC34H84的时钟DDR的下降沿采不到数，怎么办？

DAC34H84在电路中有个8 sample FIFO模块，所以数据输入和ADC核心工作可以不是同一个频率的。数据输入的确是DDR的，在上升沿下降沿都有数据输入。建议观察下DATACLK 和DACCLK的频率。可以试着将FIFO模块bypass调试，谢谢

根据您的描述，DAC34H84在时钟的下降沿采不到数，而IOUTA和IOUTB始终是一样的。这可能是由于以下几个原因导致的：

1. 时钟信号问题：请检查您的时钟信号是否稳定且符合DAC34H84的要求。确保时钟信号的上升沿和下降沿时间满足DAC34H84的时钟要求。

2. 数据信号问题：请检查您的数据信号是否正确。确保数据信号在时钟的上升沿和下降沿之前已经稳定，以满足DAC34H84的setup和hold时间要求。

3. FPGA配置问题：请检查您的FPGA配置是否正确。确保FPGA在时钟的上升沿和下降沿时正确地将数据放入DAC34H84的输入端口。

4. DAC34H84配置问题：请检查您的DAC34H84配置是否正确。确保DAC34H84的控制寄存器设置正确，以便在时钟的上升沿和下降沿时正确地采样数据。

5. 硬件连接问题：请检查您的硬件连接是否正确。确保DAC34H84的输入端口和输出端口与FPGA的连接正确无误。

为了解决这个问题，您可以尝试以下步骤：

1. 重新检查您的时钟信号和数据信号，确保它们满足DAC34H84的要求。

2. 重新检查您的FPGA配置，确保在时钟的上升沿和下降沿时正确地将数据放入DAC34H84的输入端口。

3. 重新检查您的DAC34H84配置，确保控制寄存器设置正确。

4. 重新检查您的硬件连接，确保DAC34H84的输入端口和输出端口与FPGA的连接正确无误。

5. 如果问题仍然存在，您可以尝试使用TI官方提供的参考设计或示例代码，以便更好地了解DAC34H84的工作原理和配置方法。

希望这些建议能帮助您解决问题。如果问题仍然存在，请随时提供更多详细信息，以便我们为您提供更具体的帮助。