CDCLVP1102输入输出不一致的原因？

VAC_REF 接的R16是不是悬空，没接，这个引脚在VCC小于3V的时候直接悬空。
另外，输入输出我看您都是DC耦合的，输入是什么信号，是否满足CDCLVP1102的Vih和Vil要求。
因为CDCLVP1102主要是LVPECL, LVDS，LVCMOS/LVTTL这几种电平的buffer，PCIE的buffer我建议使用LMK00334，它是一款专门PCIE clock buffer。

CDCLVP1102 是一个差分信号的 PCIe 时钟缓冲器，用于在 PCIe 系统中提供时钟信号。关于您提到的输入输出不一致的问题，可能有以下几个原因：

1. 信号完整性问题：在高速信号传输过程中，信号完整性问题可能导致信号失真，从而影响输入输出的一致性。这可能是由于 PCB 布线、信号路径长度、阻抗不匹配等原因造成的。

2. 电源噪声：电源噪声可能会影响时钟信号的稳定性，导致输入输出不一致。确保电源稳定且有足够的去耦电容可以帮助减少电源噪声的影响。

3. 时钟同步问题：如果时钟信号没有正确同步，可能会导致输入输出不一致。检查时钟源和接收器之间的同步机制，确保它们能够正确同步。

关于 PCIe CLK buffer 是否需要加耦合电容，这取决于具体的应用场景和设计要求。耦合电容通常用于滤除高频噪声，提高信号质量。在某些情况下，加耦合电容是有益的，特别是在高频信号传输或者电源噪声较大的情况下。然而，在某些低频应用中，耦合电容可能不是必需的。具体是否需要加耦合电容，需要根据实际电路设计和性能要求来判断。

关于输出信号只有一个且电平被拉高的问题，这可能是由于以下几个原因：

1. 驱动能力不足：如果时钟缓冲器的驱动能力不足以驱动负载，可能会导致输出信号电平被拉高。检查时钟缓冲器的驱动能力和负载要求，确保它们匹配。

2. 负载不匹配：如果负载电阻不匹配，可能会导致输出信号电平被拉高。检查负载电阻值，确保它们与时钟缓冲器的输出阻抗匹配。

3. 信号路径问题：信号路径中的任何问题，如断线、短路或接触不良，都可能导致输出信号电平被拉高。检查信号路径，确保它们完好无损。

关于一路没有输出的问题，可能是由于以下几个原因：

1. 信号路径问题：检查信号路径，确保没有断线、短路或接触不良等问题。

2. 时钟缓冲器故障：检查时钟缓冲器是否正常工作，或者是否存在损坏。如果可能，尝试更换时钟缓冲器以排除故障。

3. 时钟源问题：检查时钟源是否正常工作，或者是否存在问题。如果可能，尝试更换时钟源以排除故障。

总之，要解决这些问题，需要对电路设计、信号路径、负载要求等方面进行全面检查和分析。希望这些信息对您有所帮助。