TDM8数据格式传输给5个TAS6424E进行功率输出问题？

将gain level值设置为1，在同步增加Volume Control设置值，以满足我们产品总增益要求不变，底噪测试结果较gain level4时有较大的降低

• 想了解我们这样设置是否合理，是否有其它负面影响，如能满足我们的要求没有其它影响，这种方式能降低底噪的原因
  
  
  
  • 请帮忙明确对TDM jitter的量化要求;
    
  • rise and fall time的限值，TAS6424E是<5ns, TAS6424L是>4ns, 作为同样的TAS642X系列，这个地方有出入，需要帮忙确认;
    
  • 分析当前底噪比spec高的原因，作为全数字链路的音频，是有机会达到spec水准的底噪的，spec是70uV, 实测是95uV左右;
    
  • 目前确认的方向是TDM信号质量不太好，因为是A2B 1拖5个TAS6424E，走线上没有任何串接电阻和电容，TDM bitclock的
    
  
  

请问在level 4的条件下如何能降到70左右？是否有建议

针对您的问题，我们可以分步骤进行分析和解决：

1. 首先，我们需要了解A2B芯片AD2428W的输出端驱动强度driver strength。您已经将其设置为High level，这是正确的。但是，我们还需要检查其他可能影响输出质量的因素。

2. 接下来，我们需要检查TDM bitclock的波形。您提到上下降沿较缓，这可能是导致底噪问题的原因之一。我们可以尝试以下方法改善波形质量：
   a. 检查A2B芯片的电源和地线连接，确保它们稳定且无干扰。
   b. 检查A2B芯片与TAS6424E之间的信号线，确保它们尽可能短且无干扰。
   c. 考虑在A2B芯片输出端添加一个低通滤波器，以减少高频噪声。

3. 确认TDM的timing是否满足TAS6424E的spec要求。我们需要查看TAS6424E的数据手册，了解其对TDM timing的要求。然后，我们可以测量实际的TDM timing，并与规格要求进行比较。如果发现问题，我们需要调整A2B芯片的配置，以满足TAS6424E的要求。

4. 测试TDM的jitter。jitter是影响信号质量的一个重要因素。我们可以使用示波器或其他测试设备来测量TDM信号的jitter。如果发现jitter过大，我们需要采取措施降低jitter，例如优化信号线布局、使用低jitter时钟源等。

5. 确认A2B芯片的配置是否正确。我们需要检查A2B芯片的配置参数，确保它们符合TAS6424E的要求。如果发现问题，我们需要调整配置参数。

6. 如果以上步骤都无法解决问题，我们可以考虑更换A2B芯片或TAS6424E芯片，以排除硬件故障的可能性。

总之，我们需要从多个方面检查和优化A2B芯片和TAS6424E的配置，以解决底噪问题。希望这些建议对您有所帮助。