首先，TC234 的 VADC 时钟源来自SPB 时钟，如User Manual, "The basic module clock fADC is connected to the system clock signal fSPB."AURIX 的时钟系统是这样的。首先，确定一个总时钟源头，可以来自外部晶振或者内部BACKUP Clock。在芯片内部，还可以通过PLL 对外部比较低的时钟频率进行倍频，产生PLL 时钟。这样对于芯片内部总时钟就有四种选择，PLL/PLL_ERAY/Back-up/OSC_XTAL。总时钟可以分频至各个子时钟，如SPB/SRI/GTM/STM/Etc. ，可以查看手册的 Table 8-1 CCU Clock Options 表格，就知道子时钟的可以选择哪些时钟来源。子时钟进一步会给到相应的模块，比如很多外设的时钟都是来自于 SPB 总线时钟，因为这些模块都是挂在 SPB 总线上的。具体看User Manual 中的 Figure8-12 TC21x/TC22x/TC23x Clocking System。在iLLD中，SCU 中CCU中会有对时钟的初始化，包括分频后的子时钟频率，如SPB时钟。所以到了VADC的时钟设置，VADC的模拟部分时钟和数字部分时钟都是基于 SPB时钟进行分频的。
首先，TC234 的 VADC 时钟源来自SPB 时钟，如User Manual, "The basic module clock fADC is connected to the system clock signal fSPB."AURIX 的时钟系统是这样的。首先，确定一个总时钟源头，可以来自外部晶振或者内部BACKUP Clock。在芯片内部，还可以通过PLL 对外部比较低的时钟频率进行倍频，产生PLL 时钟。这样对于芯片内部总时钟就有四种选择，PLL/PLL_ERAY/Back-up/OSC_XTAL。总时钟可以分频至各个子时钟，如SPB/SRI/GTM/STM/Etc. ，可以查看手册的 Table 8-1 CCU Clock Options 表格，就知道子时钟的可以选择哪些时钟来源。子时钟进一步会给到相应的模块，比如很多外设的时钟都是来自于 SPB 总线时钟，因为这些模块都是挂在 SPB 总线上的。具体看User Manual 中的 Figure8-12 TC21x/TC22x/TC23x Clocking System。在iLLD中，SCU 中CCU中会有对时钟的初始化，包括分频后的子时钟频率，如SPB时钟。所以到了VADC的时钟设置，VADC的模拟部分时钟和数字部分时钟都是基于 SPB时钟进行分频的。
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